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參數(shù)資料
| 型號(hào)： | PM73122-BI |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | 32 LINK CES/DBCES AAL1 SAR PROCESSOR |
| 中文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PBGA352 |
| 封裝： | 35 X 35 MM, 1.51 MM HEIGHT, SBGA-352 |
| 文件頁(yè)數(shù)： | 448/489頁(yè) |
| 文件大?。?/td> | 4416K |
| 代理商： | PM73122-BI |
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RELEASED
PM73122 AAL1GATOR-32
DATASHEET
PMC-1981419
ISSUE 7
32 LINK CES/DBCES AAL1 SAR PROCESSOR
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA, INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
423
When the line is in MVIP-90 mode, as controlled by the MVIP_EN mode bit in
the Low Speed Line Configuration Register, a common active low frame pulse is
used; F0B. This frame pulse is sampled using the falling edge of the 4 MHz C4B
input clock signal.
Note that GEN_SYNC is ignored in this mode. F0B must be externally
generated and must be only one 4 MHz clock cycle wide.
The AAL1gator-32 updates the data provided on TL_SER[n] on every second
falling edge of C4B. The first bit of the next frame is updated on TL_SER on the
falling C4B clock edge for which F0B is also sampled low. 1 is the most
significant bit and 8 is the least significant bit of each octet.
CAS signaling can be transported by passing it during the last nibble of each
time slot.
Figure 124 MVIP-90 Transmit Functional Timing
CHAN 0
CHAN 31
C
D
C
D
A
B
B
C
D
1
3
4
5
6
7
8
9
8
7
6
5
1
2
3
4
7
8
2
2
A
CTL_CLK (C4B)
TL_SYNC(0) (F0B)
TL_DATA(i)
TL_SIG(i)
15.6.2 H-MVIP Timing
In H-MVIP mode eight 8 Mbps incoming external links are broken into thirty-two 2
Mbps internal links. Also thirty-two 2Mbps internal links are combined into eight
8 Mbps outgoing external lines.
A common active low frame pulse; F0B; is used to indicate the start of a 128 time
slot frame and is shared by all incoming and outgoing lines. The F0B signal is
expected to be driven off the rising edge of C4B and is sampled using the falling
edge of C4B. The sync signal is used to generate internal RLI_FSYNC and
TLI_FSYNC signals for each 2 Mbps link. In addition GEN_SYNC is ignored as
the frame pulse is always externally generated from F0B. Due to pipelining
delays, the sync signals are offset from the start of frame on the internal links.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM73123 | 8 LINK CES/DBCES AAL1 SAR |
| PM73123-PI | 8 LINK CES/DBCES AAL1 SAR |
| PM73124 | 4 Link CES/DBCES AAL1 SAR |
| PM7323 | ROUTING CONTROL, MONITORING, & POLICING 200 MBPS |
| PM7323-SI | ROUTING CONTROL, MONITORING, & POLICING 200 MBPS |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM73122-BIP | 制造商:PMC-Sierra 功能描述:AAL1GATOR32 EOL270906 |
| PM73122-BI-P | 制造商:PMC-Sierra 功能描述: |
| PM73123 | 制造商:PMC 制造商全稱:PMC 功能描述:8 Link CES/DBCES AAL1 SAR |
| PM73123PI | 制造商:PMC-Sierra 功能描述: |
| PM73123-PI | 制造商:PMC 制造商全稱:PMC 功能描述:8 LINK CES/DBCES AAL1 SAR |
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