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參數(shù)資料
| 型號(hào)： | PM73122-BI |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | 32 LINK CES/DBCES AAL1 SAR PROCESSOR |
| 中文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PBGA352 |
| 封裝： | 35 X 35 MM, 1.51 MM HEIGHT, SBGA-352 |
| 文件頁(yè)數(shù)： | 206/489頁(yè) |
| 文件大?。?/td> | 4416K |
| 代理商： | PM73122-BI |
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RELEASED
PM73122 AAL1GATOR-32
DATASHEET
PMC-1981419
ISSUE 7
32 LINK CES/DBCES AAL1 SAR PROCESSOR
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA, INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
181
which the INSBI processes can be mapped into any tributary in any SPE but all
tributaries within an SPE must be all of the same type. The SPE field in the
SBI_BUS_CFG_REG and LINK fields in the Insert Tributary Control Register
define which link is associated with that tributary. Note that link/tributary
numbering starts from ‘1’ in SBI mode.
All links inserted into the SBI bus can be timed from the SBI or from the local
links. For synchronous services timing is usually obtained from the SBI. For
unstructured services where adaptive clocking or SRTS is used, timing is
controlled by the local links. When timing is from the SBI (CLK_MSTR = ‘0’) the
INSBI controls the clock by monitoring the SBI FIFO depth.
When the local link is the clock master for a link (CLK_MSTR = ‘1’), clocks for
the link are controlled by the SIPO. Based on buffer fill levels, the INSBI will
speed up or slow down the rate at which data is played out onto the SBI by
adding or deleting an extra byte of data over a 500 uS interval. The INSBI also
sends link rate adjustment information across the SBI. This information is used
by the sink side to create a recovered link clock which is based on small clock
phase adjustments signaled by the source.
If clock timing is not being handled correctly, overruns or underruns will result. If
an underrun or overrun occurs a maskable interrupt is generated and the related
bit is set in the Insert Overrun or Insert Underrun Register. Only one error can be
reported at a time. However errors are latched internally so that if multiple errors
occur, any pending errors will be reported when the first one is cleared. Any
INSBI errors will cause a bit to be set in the SBI Interrupt Register which also
causes a bit to be set in the Master Interrupt Register.
11.6.3.2
H-MVIP Block
This section defines how the Line Interface functions in H-MVIP Mode.
The H-MVIP block supports 8 lines in each direction of 8Mbps H-MVIP formatted
data.
In this mode, the H-MVIP block takes each incoming external 8 Mbps H-MVIP
data stream and breaks it into 4 separate local 2Mbps data streams. The bytes
are taken off the bus in round robin fashion and sent to separate 2Mbps links.
In the outgoing direction the H-MVIP block takes each group of four 2Mbps local
links and combines them into one external 8 Mbps H-MVIP data stream.
In H-MVIP mode there is a common 16 MHz clock (HMVIP16CLK) whose every
other rising edge is used to sample data on all external lines in the receive
direction and whose every other falling edge is used to source data on all
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM73123 | 8 LINK CES/DBCES AAL1 SAR |
| PM73123-PI | 8 LINK CES/DBCES AAL1 SAR |
| PM73124 | 4 Link CES/DBCES AAL1 SAR |
| PM7323 | ROUTING CONTROL, MONITORING, & POLICING 200 MBPS |
| PM7323-SI | ROUTING CONTROL, MONITORING, & POLICING 200 MBPS |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM73122-BIP | 制造商:PMC-Sierra 功能描述:AAL1GATOR32 EOL270906 |
| PM73122-BI-P | 制造商:PMC-Sierra 功能描述: |
| PM73123 | 制造商:PMC 制造商全稱:PMC 功能描述:8 Link CES/DBCES AAL1 SAR |
| PM73123PI | 制造商:PMC-Sierra 功能描述: |
| PM73123-PI | 制造商:PMC 制造商全稱:PMC 功能描述:8 LINK CES/DBCES AAL1 SAR |
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