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參數(shù)資料
| 型號(hào)： | SC2200UFH-233 |
| 廠商： | National Semiconductor Corporation |
| 元件分類(lèi)： | 微處理器 |
| 英文描述： | Thin Client On a Chip |
| 中文描述： | 瘦客戶機(jī)片上 |
| 文件頁(yè)數(shù)： | 51/433頁(yè) |
| 文件大?。?/td> | 3255K |
| 代理商： | SC2200UFH-233 |
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Revision 3.0
51
www.national.com
G
Signal Definitions
(Continued)
2.2
Several balls are read at power-up that set up the state of
the SC2200. These balls are typically multiplexed with
other functions that are outputs after the power-up
sequence is complete. The SC2200 must read the state of
the balls at power-up and the internal PU or PD resistors
do not guarantee the correct state will be read. Therefore, it
is required that an external PU or PD resistor with a value
STRAP OPTIONS
of 1.5 K
be placed on the balls listed in Table 2-6. The
value of the resistor is important to ensure that the proper
state is read during the power-up sequence. If the ball is
not read correctly at power-up, the SC2200 may default to
a state that causes it to function improperly, possibly result-
ing in application failure.
Table 2-6. Strap Options
Strap
Option
Muxed With
Ball No.
Nominal
Internal
PU or PD
External PU/PD Strap Settings
Register References
EBGA
TEPBGA
Strap = 0 (PD)
Strap = 1 (PU)
CLKSEL0
RD#
F3
B8
PD
100
PD
100
PD
100
PD
100
See Table 3-7 on page 95 for
CLKSEL strap options.
GCB+I/O Offset 1Eh[9:8] (aka
CCFC register bits [9:8]) (RO):
Value programmed at reset by
CLKSEL[1:0].
GCB+I/O Offset 10h[3:0] (aka
MCCM register bits [3:0]) (RO):
Value programmed at reset by
CLKSEL[3:0].
GCB+I/O Offset 1Eh[3:0] (aka
CCFC register bits [3:0]) (R/W,
but write not recommended):
Value programmed at reset by
CLKSEL[3:0].
Note:
Values for GCB+I/O Offset
10h[3:0] and 1Eh[3:0] are not the
same.
GCB+I/O Offset 34h[3] (aka MCR
register bit 3) (RO): Reads back
strap setting.
GCB+I/O Offset 34h[14] (R/W):
Used to allow the ROMCS# width
to be changed under program
control.
GCB+I/O Offset 30h[23] (aka
PMR register bit 23) (R/W):
Reads back strap setting.
F0BAR1+I/O Offset 10h[15]
(R/W): Reads back strap setting
and allows LPC ROM to be
changed under program control.
GCB+I/O Offset 34h[30] (aka
MCR register bit 30) (RO): Reads
back strap setting.
Note:
For
normal
strap this signal low using
a 1.5 K
resistor.
GCB+I/O Offset 34h[31,29] (aka
MCR register bits 31 and 29)
(RO): Reads back strap setting.
Note:
GNT0# must have a PU
resistor of 1.5 K
and
GNT1# must have a PD
resistor of 1.5 K
.
CLKSEL1
SOUT1
B27
AF3
CLKSEL2
SOUT2
AK3
D29
CLKSEL3
SYNC
AL13
P30
BOOT16
ROMCS#
G4
C8
PD
100
Enable boot
from 8-bit ROM
Enable boot
from 16-bit
ROM
TFT_PRSNT
SDATA_OUT
AK13
P29
PD
100
TFT not muxed
onto Parallel
Port
Disable boot
from ROM on
LPC bus
TFT muxed
onto Parallel
Port
Enable boot
from ROM on
LPC bus
LPC_ROM
PCICLK1
E4
D6
PD
100
FPCI_MON
PCICLK0
D3
A4
PD
100
Disable Fast-
PCI, INTR_O,
and SMI_O
monitoring sig-
nals.
Enable Fast-
PCI, INTR_O,
and SMI_O
monitoring sig-
nals. (Useful
during debug.)
operation,
DID0
GNT0#
D4
C5
PD
100
PD
100
Defines the system-level chip ID.
DID1
GNT1#
D2
C6
Note:
Accuracy of internal PU/PD resistors: 80K to 250K.
Location of the GCB (General Configuration Block) cannot be determined by software. See the
SC2200 Thin Client On a Chip
device errata
document.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SC2200UFH-266 | Thin Client On a Chip |
| SC246 | SILICON BIDIRECTIONAL THYRISTORS |
| SC41343DW | Encoder and Decoder Pairs |
| SC41343P | Encoder and Decoder Pairs |
| SC41344DW | Encoder and Decoder Pairs |
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參數(shù)描述 |
|---|---|
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