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參數(shù)資料
| 型號： | SC2200UFH-233 |
| 廠商： | National Semiconductor Corporation |
| 元件分類： | 微處理器 |
| 英文描述： | Thin Client On a Chip |
| 中文描述： | 瘦客戶機片上 |
| 文件頁數(shù)： | 62/433頁 |
| 文件大?。?/td> | 3255K |
| 代理商： | SC2200UFH-233 |
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www.national.com
62
Revision 3.0
G
Signal Definitions
(Continued)
INTA#
AE3
D26
I
PCI Interrupts.
The SC2200 provides inputs
for the optional “l(fā)evel-sensitive” PCI inter-
rupts (also known in industry terms as
PIRQx#). These interrupts can be mapped to
IRQs of the internal 8259A interrupt control-
lers using PCI Interrupt Steering Registers 1
and 2 (F0 Index 5Ch and 5Dh).
Note:
If selected as INTC# or INTD# func-
tion(s) but not used, tie INTC# and
INTD# high.
---
INTB#
AF1
C26
---
INTC#
H4
C9
GPIO19+IOCHRDY
INTD#
B22
AA2
IDE_DATA7
PAR
C10
J4
I/O
Parity.
Parity generation is required by all
PCI agents. The master drives PAR for
address- and write-data phases. The target
drives PAR for read-data phases. Parity is
even across AD[31:0] and C/BE[3:0]#.
For address phases, PAR is stable and valid
one PCI clock after the address phase. It has
the same timing as AD[31:0] but is delayed
by one PCI clock.
For data phases, PAR is stable and valid one
PCI clock after either IRDY# is asserted on a
write transaction or after TRDY# is asserted
on a read transaction.
Once PAR is valid, it remains valid until one
PCI clock after the completion of the data
phase. (Also see PERR#.)
D12
FRAME#
E1
D8
I/O
Frame Cycle.
Frame is driven by the current
master to indicate the beginning and duration
of an access. FRAME# is asserted to indi-
cate the beginning of a bus transaction.
While FRAME# is asserted, data transfers
continue. FRAME# is deasserted when the
transaction is in the final data phase.
This signal is internally connected to a pull-
up resistor.
---
IRDY#
C8
F2
I/O
Initiator Ready.
IRDY# is asserted to indi-
cate that the bus master is able to complete
the current data phase of the transaction.
IRDY# is used in conjunction with TRDY#. A
data phase is completed on any PCI clock in
which both IRDY# and TRDY# are sampled
as asserted. During a write, IRDY# indicates
that valid data is present on AD[31:0]. During
a read, it indicates that the master is pre-
pared to accept data. Wait cycles are
inserted until both IRDY# and TRDY# are
asserted together.
This signal is internally connected to a pull-
up resistor.
D14
2.4.6
PCI Bus Interface Signals (Continued)
Signal Name
BalL No.
Type
Description
Mux
EBGA
TEPBGA
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SC2200UFH-266 | Thin Client On a Chip |
| SC246 | SILICON BIDIRECTIONAL THYRISTORS |
| SC41343DW | Encoder and Decoder Pairs |
| SC41343P | Encoder and Decoder Pairs |
| SC41344DW | Encoder and Decoder Pairs |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SC2200UFH-233B D3 | 制造商:Advanced Micro Devices 功能描述: |
| SC2200UFH-266 | 制造商:NSC 制造商全稱:National Semiconductor 功能描述:Thin Client On a Chip |
| SC2200UFH-266F 33 | 制造商:Advanced Micro Devices 功能描述:AMD Geode Processor |
| SC2203GH | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| SC220-40 | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:XpressFlow 2020 Ethernet Routing Switch Chipset |
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