參數(shù)資料
型號: ST7267C8T1/XXX
廠商: STMICROELECTRONICS
元件分類: 微控制器/微處理器
英文描述: 16-BIT, MROM, 30 MHz, RISC MICROCONTROLLER, PQFP48
封裝: 7 X 7 MM, LEAD FREE, TQFP-48
文件頁數(shù): 138/189頁
文件大?。?/td> 1643K
代理商: ST7267C8T1/XXX
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ST7267C8 ST7267R8
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8.3 RESET SEQUENCE MANAGER (RSM)
8.3.1 Introduction
The reset sequence manager includes two RE-
SET sources as shown in Figure 21:
External RESET source pulse
Internal WATCHDOG RESET
Illegal Opcode reset
The RESET service routine vector is fixed at ad-
dresses FFFEh-FFFFh in the Device memory
map.
The basic RESET sequence consists of 3 phases
as shown in Figure 20:
Active Phase depending on the RESET source
512 CPU clock cycle delay
RESET vector fetch
The 512 CPU clock cycle delay allows the oscilla-
tor to stabilise and ensures that recovery has tak-
en place from the Reset state.
The RESET vector fetch phase duration is 2 clock
cycles.
Figure 20. RESET Sequence Phases
8.3.2 Asynchronous External RESET pin
The RESET pin is an input with integrated RON
weak pull-up resistor. This pull-up has no fixed val-
ue but varies in accordance with the input voltage.
It can be pulled low by external circuitry to reset
the Device. See Electrical Characteristic section
for more details.
A RESET signal originating from an external
source must have a duration of at least tew(RSTL)in
in order to be allow a correct internal start-up
phase (see Figure 22). This detection is asynchro-
nous and therefore the Device can enter reset
state even in HALT mode.
Figure 21. Reset Block Diagram
RESET
Active Phase
INTERNAL RESET
512 CLOCK CYCLES
FETCH
VECTOR
RESET
RON
WATCHDOG RESET
INTERNAL
RESET
Filter
VDD33
Pulse
Generator
ILLEGAL OPCODE
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