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參數(shù)資料
| 型號(hào)： | ST7267C8T1/XXX |
| 廠商： | STMICROELECTRONICS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, MROM, 30 MHz, RISC MICROCONTROLLER, PQFP48 |
| 封裝： | 7 X 7 MM, LEAD FREE, TQFP-48 |
| 文件頁數(shù)： | 47/189頁 |
| 文件大小： | 1643K |
| 代理商： | ST7267C8T1/XXX |
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ST7267C8 ST7267R8
140/189
MSCI PARALLEL INTERFACE (Cont’d)
17.2.1 FIFO management
17.2.1.1 Input mode
In input mode the FIFO is filled by the parallel in-
terface and emptied by MSCI software when all
FIFO words are read by the MSCI core. When the
FIFO is empty and a communication buffer is full,
the buffer is copied into the FIFO. The FF flag is
set. The MSCI software can read all the words re-
ceived by the FIFO by reading the PFDR register.
Each time a read access is performed, the words
are shifted out of the FIFO. First read access re-
turns the first word received, second read access
returns the second word received and so on...
When the MSCI software reads the 8th word, the
FIFO status is set to "empty". If more data is to be
read, then the FIFO will be filled again as soon as
the communication buffer is ready. (buffer0/
buffer1 selection is round robin).
The position of the bytes in the word can be re-
versed when reading the FIFO if the FIFO Swap
Byte bit is set (bit 1 of the PCR2 register).
If a read operation is performed on the PFDR
when the parallel communication interface is con-
figured in input mode and when the FIFO is not
full, the MSCI core is frozen until data is available
from the FIFO (this also works with LDV instruc-
tion).
If the number of words to receive is not a multiple
of 8 (size of the FIFO), the FIFO will be set to full
when the last words of the communication are
ready in the communication buffer. The program
can read all the FIFO words to clear the FIFO
(FIFO status reset to empty) or read only the nec-
essary words and reset the FIFO status by writing
’1’ in the bit 13 of the PCR2 register.
The FIFO status must not be cleared when com-
munication is on going, the MSCI program must
first check that the EOC flag is set (bit 2 of the PSR
register).
Note: The last data received (8-bit or 16-bit) is also
saved internally and used by the ECC generator
when the parallel interface is configured in input
mode (or by the Reed Solomon encoder/decoder
when enabled)
Figure 56. FIFO management in input mode
Word 0
Word 1
Word 2
Word 3
Word 4
Word 5
Word 6
Word 7
Data from
PADS
FIFO
COM. BUFFER(0 or 1)
byte
swap
last data received
for redundancy
Word 0
Word 1
Word 2
Word 3
Word 4
Word 5
Word 6
Word 7
FSB
generators/decoder
128bit
byte
swap
in
each
word
16-bit
128-bit
FSB
128-bit
vectored
bus
16
MSCI
bus
bit
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ST72774S9T1/XXX | 8-BIT, MROM, 8 MHz, MICROCONTROLLER, PQFP44 |
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| ST72T94C6M6 | 8-BIT, OTPROM, MICROCONTROLLER, PDSO28 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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