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參數(shù)資料
| 型號： | ST7267C8T1/XXX |
| 廠商： | STMICROELECTRONICS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, MROM, 30 MHz, RISC MICROCONTROLLER, PQFP48 |
| 封裝： | 7 X 7 MM, LEAD FREE, TQFP-48 |
| 文件頁數(shù)： | 18/189頁 |
| 文件大?。?/td> | 1643K |
| 代理商： | ST7267C8T1/XXX |
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ST7267C8 ST7267R8
114/189
MSCI CENTRAL PROCESSING UNIT (Cont’d)
STATUS REGISTER (STATUS)
Read / Write
Reset Value: 0000 0000 0001 1000 (0018h)
The 5-bit Status register contains:
- two configuration flags handling special Wait on
Bit State (WBS) instruction, and post-incremented/
decremented Data RAM Load management.
- three status flags Condition, Zero and Carry.
Bit 15:5 = Reserved.
Configuration flags
Bit 4 = BS Bit Set.
When set to 1, this bit indicates that the Wait Bit
State (WBS) instruction will wait until the selected
bit is set. Otherwise, it will wait until the selected bit
is reset.
This bit is set and cleared by software using WO-
Set and WORst instructions.
0: WBS instruction will wait until the polled bit is re-
set
1: WBS instruction will wait until the polled bit is set
Bit 3 = AI Auto Increment.
When set to 1, this bit indicates that the CPU is in
post-increment mode. If reset, the CPU is in post-
decrement mode (See LD instructions in the MSCI
CPU Programming Manual).
This bit is set and cleared by software using Au-
toINC and AutoDEC instructions.
0: Auto-decrement mode
1: Auto-Increment mode
Status flags
Bit 2 = Cond Condition.
When set to 1, this bit indicates that the result of
the last comparison is true.
This bit is set and cleared by hardware or software
using SECond and CLCond instructions.
0: Last comparison result is false
1: Last comparison result is true
Bit 1 = Z Zero.
When set to 1, this bit indicates that the result of
the last ALU operation is zero.
This bit can be set and cleared by hardware or
software using SEZ and CLZ instructions.
0: Last ALU operation result is not zero
1: Last ALU operation result is zero
Bit 0 = C Carry.
When set to 1, this bit indicates that a carry borrow
out of the ALU occurred during the last arithmetic
operation. This bit is also affected during, shift in-
structions. See ADD, ADDC, SUB, SUBC instruc-
tions.
This bit can be set and cleared by hardware or
software using SEC and CLC instructions.
0: No carry
1: Carry borrow out
15
0
---
--
---
BS
AI
Cond
Z
C
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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