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參數(shù)資料
| 型號： | ST7267C8T1/XXX |
| 廠商： | STMICROELECTRONICS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, MROM, 30 MHz, RISC MICROCONTROLLER, PQFP48 |
| 封裝： | 7 X 7 MM, LEAD FREE, TQFP-48 |
| 文件頁數(shù)： | 48/189頁 |
| 文件大?。?/td> | 1643K |
| 代理商： | ST7267C8T1/XXX |
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ST7267C8 ST7267R8
141/189
MSCI PARALLEL INTERFACE (Cont’d)
17.2.1.2 Output mode
In output mode, the FIFO is filled by the software
and emptied by the parallel interface: each time a
write access is performed by the MSCI software,
the words are stored in the FIFO at the next loca-
tion. When the MSCI software writes the 8th word,
the FIFO status is set to "full". When the FIFO is
full and one of the double communication buffer is
empty, the FIFO is copied to the free buffer. The
FE flag is set after this copy is done. If the commu-
nication is not over the FIFO can be filled again by
the software and so on... The flag "Last Byte into
FIFO" (bit 3 of the PSR register) is set when the
last expected word is written in the FIFO.
The position of the bytes in the word can be re-
versed when writing into the FIFO if the FIFO
Swap Byte bit is set (bit 1 of the PCR2 register).
If a write operation is performed on the PFDR
when the parallel communication interface is con-
figured in output mode and when the FIFO is full,
the word is not stored in the FIFO.
A full FIFO write with the LDV instruction must not
be performed if the FIFO is not empty. The pro-
gram must wait for FIFO empty before writing
the FIFO with a LDV instruction otherwise data
may be lost.
If the number of words to send is not a multiple of
8 (size of the FIFO), the FIFO will be copied in the
communication buffer as soon as a buffer is empty
and the last byte is written in the FIFO. The FIFO
flag full is not set but if other words are written in
the FIFO while the flag "Last Byte into FIFO" is set,
the words are not stored in the FIFO. No other
word can be written in the FIFO until a new start
pulse is generated by writing 1 in the bit 15 of the
PCR1 register. (the Last Byte into FIFO fag is
cleared by the start pulse).
In output mode, each data is output at the begin-
ning of the cycle and stays up till the end of one cy-
cle.
Note: In output mode the ECC generator (and the
Reed Solomon encoder/decoder if enabled) re-
ceive the value sent to I/Os.
Figure 57. FIFO management in output mode
Word 7
Word 6
Word 5
Word 4
Word 3
Word 2
Word 1
Word 0
Data to MSCI
I/O controller
FIFO
COM. BUFFER(0 or 1)
for redundancy
Word 0
Word 1
Word 2
Word 3
Word 4
Word 5
Word 6
Word 7
byte
swap
FSB
byte
swap
in
each
word
FSB
generators/decoder
16-bit
128bit
vectored
bus
16
MSCI
bus
bit
128bit
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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