- 您現(xiàn)在的位置：買(mǎi)賣(mài)IC網(wǎng) > PDF目錄382649 > TMX320TCI6482ZTZ8 (Texas Instruments, Inc.) Communications Infrastructure Digital Signal Processor PDF資料下載
參數(shù)資料
| 型號(hào)： | TMX320TCI6482ZTZ8 |
| 廠商： | Texas Instruments, Inc. |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | Communications Infrastructure Digital Signal Processor |
| 中文描述： | 通信基礎(chǔ)設(shè)施的數(shù)字信號(hào)處理器 |
| 文件頁(yè)數(shù)： | 107/255頁(yè) |
| 文件大?。?/td> | 1893K |
| 代理商： | TMX320TCI6482ZTZ8 |
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8.4 Enhanced Direct Memory Access (EDMA3) Controller
TMS320TCI6482
Communications Infrastructure Digital Signal Processor
SPRS246F–APRIL 2005–REVISED MAY 2007
The primary purpose of the EDMA3 is to service user-programmed data transfers between two
memory-mapped slave endpoints on the device. The EDMA3 services software-driven paging transfers
(e.g., data movement between external memory and internal memory), performs sorting or subframe
extraction of various data structures, services event driven peripherals such as a McBSP or the UTOPIA
port, and offloads data transfers from the device CPU.
The EDMA3 includes the following features:
Fully orthogonal transfer description
–
3 transfer dimensions: array (multiple bytes), frame (multiple arrays), and block (multiple frames)
–
Single event can trigger transfer of array, frame, or entire block
–
Independent indexes on source and destination
Flexible transfer definition:
–
Increment or FIFO transfer addressing modes
–
Linking mechanism allows for ping-pong buffering, circular buffering, and repetitive/continuous
transfers, all with no CPU intervention
–
Chaining allows multiple transfers to execute with one event
256 PaRAM entries
–
Used to define transfer context for channels
–
Each PaRAM entry can be used as a DMA entry, QDMA entry, or link entry
64 DMA channels
–
Manually triggered (CPU writes to channel controller register), external event triggered, and chain
triggered (completion of one transfer triggers another)
4 Quick DMA (QDMA) channels
–
Used for software-driven transfers
–
Triggered upon writing to a single PaRAM set entry
4 transfer controllers/event queues with programmable system-level priority
Interrupt generation for transfer completion and error conditions
Memory protection support
–
Active memory protection for accesses to PaRAM and registers
Debug visibility
–
Queue watermarking/threshold allows detection of maximum usage of event queues
–
Error and status recording to facilitate debug
Each of the transfer controllers has a direct connection to the switched central resource (SCR).
NOTE
Although the transfer controllers are directly connected to the SCR, they can only access
certain device resources. For example, only transfer controller 1 (TC1) can access the
McBSPs.
Table 4-1
lists the device resources that can be accessed by each of the
transfer controllers.
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C64x+ Peripheral Information and Electrical Specifications
107
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| TMX320TCI6482ZTZA | Communications Infrastructure Digital Signal Processor |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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