參數(shù)資料
型號(hào)： TMX320TCI6482ZTZ8
廠商： Texas Instruments, Inc.
元件分類： 數(shù)字信號(hào)處理
英文描述： Communications Infrastructure Digital Signal Processor
中文描述： 通信基礎(chǔ)設(shè)施的數(shù)字信號(hào)處理器
文件頁數(shù)： 201/255頁
文件大小： 1893K
代理商： TMX320TCI6482ZTZ8
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www.ti.com
8.14.2 EMAC Peripheral Register Description(s)
TMS320TCI6482
Communications Infrastructure Digital Signal Processor
SPRS246F–APRIL 2005–REVISED MAY 2007
Table 8-71. Ethernet MAC (EMAC) Control Registers
HEX ADDRESS RANGE
02C8 0000
02C8 0004
02C8 0008
02C8 000F
02C8 0010
02C8 0014
02C8 0018
02C8 001C
02C8 0020 - 02C8 007C
02C8 0080
02C8 0084
02C8 0088
02C8 008C
02C8 0090
02C8 0194 - 02C8 019C
02C8 01A0
01C8 01A4
01C8 01A8
01C8 01AC
01C8 01B0
01C8 01B4
01C8 01B8
01C8 01BC
02C8 00C0 - 02C8 00FC
02C8 0100
02C8 0104
02C8 0108
02C8 010C
02C8 0110
02C8 0114
02C8 0118 - 02C8 011C
02C8 0120
02C8 0124
02C8 0128
02C8 012C
02C8 0130
02C8 0134
02C8 0138
02C8 013C
02C8 0140
02C8 0144
02C8 0148
02C8 014C
02C8 0150
ACRONYM
TXIDVER
TXCONTROL
TXTEARDOWN
-
RXIDVER
RXCONTROL
RXTEARDOWN
-
-
TXINTSTATRAW
TXINTSTATMASKED
TXINTMASKSET
TXINTMASKCLEAR
MACINVECTOR
-
RXINTSTATRAW
RXINTSTATMASKED
RXINTMASKSET
RXINTMASKCLEAR
MACINTSTATRAW
MACINTSTATMASKED
MACINTMASKSET
MACINTMASKCLEAR
-
RXMBPENABLE
RXUNICASTSET
RXUNICASTCLEAR
RXMAXLEN
RXBUFFEROFFSET
RXFILTERLOWTHRESH
-
RX0FLOWTHRESH
RX1FLOWTHRESH
RX2FLOWTHRESH
RX3FLOWTHRESH
RX4FLOWTHRESH
RX5FLOWTHRESH
RX6FLOWTHRESH
RX7FLOWTHRESH
RX0FREEBUFFER
RX1FREEBUFFER
RX2FREEBUFFER
RX3FREEBUFFER
RX4FREEBUFFER
REGISTER NAME
Transmit Identification and Version Register
Transmit Control Register
Transmit Teardown Register
Reserved
Receive Identification and Version Register
Receive Control Register
Receive Teardown Register
Reserved
Reserved
Transmit Interrupt Status (Unmasked) Register
Transmit Interrupt Status (Masked) Register
Transmit Interrupt Mask Set Register
Transmit Interrupt Mask Clear Register
MAC Input Vector Register
Reserved
Receive Interrupt Status (Unmasked) Register
Receive Interrupt Status (Masked) Register
Receive Interrupt Mask Set Register
Receive Interrupt Mask Clear Register
MAC Interrupt Status (Unmasked) Register
MAC Interrupt Status (Masked) Register
MAC Interrupt Mask Set Register
MAC Interrupt Mask Clear Register
Reserved
Receive Multicast/Broadcast/Promiscuous Channel Enable Register
Receive Unicast Enable Set Register
Receive Unicast Clear Register
Receive Maximum Length Register
Receive Buffer Offset Register
Receive Filter Low Priority Frame Threshold Register
Reserved
Receive Channel 0 Flow Control Threshold Register
Receive Channel 1 Flow Control Threshold Register
Receive Channel 2 Flow Control Threshold Register
Receive Channel 3 Flow Control Threshold Register
Receive Channel 4 Flow Control Threshold Register
Receive Channel 5 Flow Control Threshold Register
Receive Channel 6 Flow Control Threshold Register
Receive Channel 7 Flow Control Threshold Register
Receive Channel 0 Free Buffer Count Register
Receive Channel 1 Free Buffer Count Register
Receive Channel 2 Free Buffer Count Register
Receive Channel 3 Free Buffer Count Register
Receive Channel 4 Free Buffer Count Register
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C64x+ Peripheral Information and Electrical Specifications
201
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PDF描述
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