參數(shù)資料
型號： TMX320TCI6482ZTZ8
廠商： Texas Instruments, Inc.
元件分類： 數(shù)字信號處理
英文描述： Communications Infrastructure Digital Signal Processor
中文描述： 通信基礎設施的數(shù)字信號處理器
文件頁數(shù)： 37/255頁
文件大小： 1893K
代理商： TMX320TCI6482ZTZ8
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www.ti.com
TMS320TCI6482
Communications Infrastructure Digital Signal Processor
SPRS246F–APRIL 2005–REVISED MAY 2007
Table 2-3. Terminal Functions (continued)
SIGNAL
NAME
TYPE
(1)
IPD/IPU
(2)
DESCRIPTION
NO.
RAPIDIO SERIAL PORT
RapidIO serial port source (reference) clock
Negative RapidIO serial port source (reference) clock
RIOCLK
RIOCLK
RIOTX3
RIOTX2
RIOTX1
RIOTX0
RIOTX3
RIOTX2
RIOTX1
RIOTX0
RIORX3
RIORX2
RIORX1
RIORX0
RIORX3
RIORX2
RIORX1
RIORX0
AF15
AG15
AF17
AG18
AG22
AF23
AF18
AG19
AG21
AF22
AH18
AJ18
AJ22
AH22
AH17
AJ19
AJ21
AH23
I
I
O/Z
RapidIO transmit data bus bits [3:0] (differential)
O/Z
RapidIO negative transmit data bus bits [3:0] (differential)
I
RapidIO receive data bus bits [3:0] (differential)
I
RapidIO negative receive data bus bits [3:0] (differential)
MANAGEMENT DATA INPUT/OUTPUT (MDIO) FOR MII/RMII/GMII
UTOPIA transmit address pin (UXADDR4) (
I
) 4 or MDIO serial clock (MDCLK)
I/O/Z
IPD
for MII/RMII/RGMII mode (
O
)
UTOPIA transmit address pin 3 (UXADDR3) (
I
) or MDIO serial data (MDIO) for
I/O/Z
IPU
MII/RMII/RGMII mode (
I/O
)
MANAGEMENT DATA INPUT/OUTPUT (MDIO) FOR RGMII
O/Z
MDIO serial clock (RGMII mode) (RGMDCLK) (
O
)
I/O/Z
MDIO serial data (RGMII mode) (RGMDIO) (
I/O
)
ETHERNET MAC (EMAC) [MII/RMII/GMII]
If the Ethernet MAC (EMAC) and MDIO are enabled (AEA12 driven low [UTOPIA_EN = 0]), there are two additional configuration pins —
the MAC_SEL[1:0] (AEA[10:9] pins) that select one of the four interface modes (MII, RMII, GMII, or RGMII) for the EMAC/MDIO interface.
For more detailed information on the EMAC configuration pins, see
Section 3
,
Device Configuration
.
UTOPIA receive clock (URCLK) driven by Master ATM Controller (
I
) or when
the UTOPIA peripheral is disabled (UTOPIA_EN [AEA12 pin] = 0), this pin is
URCLK/MRCLK
H1
I
EMAC receive clock (MRCLK) for MII [default] or GMII. MACSEL[1:0]
dependent.
UTOPIA receive cell available status output signal from UTOPIA Slave (
O
) or
URCLAV/MCRS/
when the UTOPIA peripheral is disabled (UTOPIA_EN [AEA12 pin] = 0), this
J4
I/O/Z
RMCRSDV
pin is EMAC carrier sense (MCRS) (
I
) for MII [default] or GMII, or EMAC carrier
sense/receive data valid (RMCRSDV) (
I
) for RMII. MACSEL[1:0] dependent.
UTOPIA receive Start-of-Cell signal (
I
) or when the UTOPIA peripheral is
URSOC/MRXER/
H4
I
disabled (UTOPIA_EN [AEA12 pin] = 0), this pin is EMAC receive error
RMRXER
(MRXIR) (
I
) for MII [default], RMII, or GMII. MACSEL[1:0] dependent.
UTOPIA receive interface enable input signal (
I
). Asserted by the Master ATM
Controller to indicate to the UTOPIA Slave to sample the Receive Data Bus
(URDATA[7:0]) and URSOC signal in the next clock cycle or thereafter.
URENB/MRXDV
H5
I
When the UTOPIA peripheral is disabled (UTOPIA_EN [AEA12 pin] = 0), this
pin is EMAC MII [default] or GMII receive data valid (MRXDV) (
I
). MACSEL[1:0]
dependent.
UXADDR4/MDCLK
M5
UXADDR3/MDIO
N3
RGMDCLK
RGMDIO
B4
A4
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Device Overview
37
相關(guān)PDF資料
PDF描述
TMX320TCI6482ZTZA Communications Infrastructure Digital Signal Processor
TMX320TCI6482ZTZA8 Communications Infrastructure Digital Signal Processor
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TMX70A2400AJDL Modem Controller
TMX99532NL MODEM
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