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參數(shù)資料
| 型號： | TMX320TCI6482ZTZ8 |
| 廠商： | Texas Instruments, Inc. |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | Communications Infrastructure Digital Signal Processor |
| 中文描述： | 通信基礎設施的數(shù)字信號處理器 |
| 文件頁數(shù)： | 153/255頁 |
| 文件大?。?/td> | 1893K |
| 代理商： | TMX320TCI6482ZTZ8 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁當前第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁
www.ti.com
TMS320TCI6482
Communications Infrastructure Digital Signal Processor
SPRS246F–APRIL 2005–REVISED MAY 2007
8.8.3.3
PLL Controller Status Register
The PLL controller status register (PLLSTAT) shows the PLL controller status. PLLSTAT is shown in
Figure 8-26
and described in
Table 8-35
.
31
16
Reserved
R-0
15
1
0
Reserved
GOSTAT
R-0
R-0
LEGEND:
R/W = Read/Write; R = Read only; -
n
= value after reset
Figure 8-26. PLL Controller Status Register (PLLSTAT) [Hex Address: 029C 013C]
Table 8-35. PLL Controller Status Register (PLLSTAT) Field Descriptions
Bit
31:1
0
Field
Reserved
GOSTAT
Value
0
Description
Reserved. The reserved bit location is always read as 0. A value written to this field has no effect.
GO operation status.
Go operation is not in progress. SYSCLK divide ratios are not being changed.
GO operation is in progress. SYSCLK divide ratios are being changed.
0
1
8.8.3.4
PLL Controller Clock Align Control Register
The PLL controller clock align control register (ALNCTL) is shown in
Figure 8-27
and described in
Table 8-36
.
31
16
Reserved
R-0
15
1
0
Reserved
ALN1
R-0
R/W-1
LEGEND:
R/W = Read/Write; R = Read only; -
n
= value after reset
Figure 8-27. PLL Controller Clock Align Control Register (ALNCTL) [Hex Address: 029C 0140]
Table 8-36. PLL Controller Clock Align Control Register (ALNCTL) Field Descriptions
Bit
31:1
0
Field
Reserved
ALN1
Value
0
Description
Reserved. The reserved bit location is always read as 0. A value written to this field has no effect.
SYSCLK1 alignment. Do not change the default values of these fields.
Do not align SYSCLK1 during GO operation. If SYS1 in DCHANGE is set to 1, SYSCLK1 switches
to the new ratio immediately after the GOSET bit in PLLCMD is set.
Align SYSCLK1 when the GOSET bit in PLLCMD is set. The SYSCLK1 ratio is set to the ratio
programmed in the RATIO bit in PLLDIV1.
0
1
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C64x+ Peripheral Information and Electrical Specifications
153
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PDF描述 |
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| TMX320TCI6482ZTZA | Communications Infrastructure Digital Signal Processor |
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