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參數(shù)資料
| 型號(hào)： | TMX320TCI6482ZTZ8 |
| 廠商： | Texas Instruments, Inc. |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | Communications Infrastructure Digital Signal Processor |
| 中文描述： | 通信基礎(chǔ)設(shè)施的數(shù)字信號(hào)處理器 |
| 文件頁數(shù)： | 82/255頁 |
| 文件大?。?/td> | 1893K |
| 代理商： | TMX320TCI6482ZTZ8 |
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4.4 Bus Priorities
TMS320TCI6482
Communications Infrastructure Digital Signal Processor
SPRS246F–APRIL 2005–REVISED MAY 2007
On the TCI6482 device, bus priority is programmable for each master. The register bit fields and default
priority levels for TCI6482 bus masters are shown in
Table 4-2
. The priority levels should be tuned to
obtain the best system performance for a particular application. Lower values indicate higher priorities. For
some masters, the priority values are programmed at the system level by configuring the PRI_ALLOC
register. Details on the PRI_ALLOC register are shown in
Figure 4-3
. The C64x+ megamodule, SRIO, and
EDMA masters contain registers that control their own priority values.
The priority is enforced when several masters in the system are vying for the same endpoint. Note that the
configuration SCR port on the data SCR is considered a single endpoint meaning priority will be enforced
when multiple masters try to access the configuration SCR. Priority is also enforced on the configuration
SCR side when a master (through the data SCR) tries to access the same endpoint as the C64x+
megamodule.
In the PRI_ALLOC register, the HOST field applies to the priority of the HPI and PCI peripherals. The
EMAC and VLYNQ fields specify the priority of the EMAC and VLYNQ peripherals, respectively. The
SRIO field is used to specify the priority of the Serial RapidIO when accessing descriptors from system
memory. The priority for Serial RapidIO data accesses is set in the peripheral itself.
Table 4-2. TCI6482 Default Bus Master Priorities
DEFAULT
PRIORITY LEVEL
0
0
0
0
0
BUS MASTER
PRIORITY CONTROL
EDMA3TC0
EDMA3TC1
EDMA3TC2
EDMA3TC3
SRIO (Data Access)
QUEPRI.PRIQ0 (EDMA3 register)
QUEPRI.PRIQ1 (EDMA3 register)
QUEPRI.PRIQ2 (EDMA3 register)
QUEPRI.PRIQ3 (EDMA3 register)
PER_SET_CNTL.CBA_TRANS_PRI
(SRIO register)
PRI_ALLOC.SRIO
PRI_ALLOC.EMAC
PRI_ALLOC.HOST
PRI_ALLOC.HOST
MDMAARBE.PRI (C64x+ Megamodule
Register)
SRIO (Descriptor Access)
EMAC
PCI
HPI
C64x+ Megamodule (MDMA port)
0
1
2
2
7
31
16
Reserved
R-0000 0000 0000 0000
15
12
11
9
8
6
5
3
2
0
Reserved
SRIO
VLYNQ
HOST
EMAC
R-000 0
R/W-001
R/W-100
R/W-010
R/W-001
LEGEND:
R/W = Read/Write; R = Read only;
-n
= value at reset
Figure 4-3. Priority Allocation Register (PRI_ALLOC)
System Interconnect
82
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