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參數(shù)資料
| 型號： | 56F8014 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | 16-bit Digital Signal Controllers |
| 中文描述： | 16位數(shù)字信號控制器 |
| 文件頁數(shù)： | 71/124頁 |
| 文件大?。?/td> | 1878K |
| 代理商： | 56F8014 |
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Register Descriptions
56F8014 Technical Data, Rev. 3
Freescale Semiconductor
Preliminary
71
Figure 6-10 GPIO Peripheral Select Register (SIM_GPS)
6.3.8.1
This bit selects the clock speed for the TMR module.
TMR Clock Rate (TCR)—Bit 15
0 = TMR module clock rate equals core clock rate, typically 32MHz (default)
1 = TMR module clock rate equals three times core clock rate
Note:
This bit should only be changed while the TMR module’s clock is disabled. See
Section 6.3.9
.
Note:
High-speed clocking is only available when the PLL is being used.
Note:
If the PWM reload pulse is used as input to Timer 3 (See SIM_CTRL: TC3_INP,
Section 6.3.1.7
),
then the clocks of the Quad Timer and PWM must be related, as shown in
Table 6-2
.
6.3.8.2
This bit selects the clock speed for the PWM module.
PWM Clock Rate (PCR)—Bit 14
0 = PWM module clock rate equals core clock rate, typically 32MHz (default)
1 = PWM module clock rate equals three times core clock rate
Note:
This bit should only be changed while the
PWM
module’s clock is disabled. See
Section 6.3.9
.
Note:
High-speed clocking is only available when the PLL is being used.
Note:
If the PWM reload pulse is used as input to Timer 3 (See SIM_CTRL: TC3_INP,
Section 6.3.1.7
),
then the clocks of the Quad Timer and PWM must be related, as shown in
Table 6-2
.
Base + $B
Read
Write
RESET
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
TCR
PCR
0
0
CFG_
B7
CFG_
B6
CFG_
B5
CFG_
B4
CFG_
B3
CFG_
B2
CFG_
B1
CFG_
B0
CFG_A5
CFG_A4
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
Table 6-2 Allowable Quad Timer and PWM Clock Rates
when Using PWM Reload Pulse
Quad Timer
Clock Speed
1X
3X
PWM
1X
OK
OK
3X
NO
OK
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PDF描述 |
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