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參數(shù)資料
| 型號： | A3P1000-1PQ208PQ208 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, PQFP208 |
| 封裝： | 0.50 MM PITCH, PLASTIC, QFP-208 |
| 文件頁數(shù)： | 131/608頁 |
| 文件大?。?/td> | 20486K |
| 代理商： | A3P1000-1PQ208PQ208 |
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Core Architecture of IGLOO and ProASIC3 Devices
1- 8
v1.1
Routing Architecture
The routing structure of low-power flash devices is designed to provide high performance through
a flexible four-level hierarchy of routing resources: ultra-fast local resources; efficient long-line
resources; high-speed, very-long-line resources; and the high-performance VersaNet networks.
The ultra-fast local resources are dedicated lines that allow the output of each VersaTile to connect
directly to every input of the eight surrounding VersaTiles (Figure 1-7 on page 1-8). The exception
to this is that the SET/CLR input of a VersaTile configured as a D-flip-flop is driven only by the
VersaTile global network.
The efficient long-line resources provide routing for longer distances and higher-fanout
connections. These resources vary in length (spanning one, two, or four VersaTiles), run both
vertically and horizontally, and cover the entire device (Figure 1-8 on page 1-9). Each VersaTile can
drive signals onto the efficient long-line resources, which can access every input of every VersaTile.
Routing software automatically inserts active buffers to limit loading effects.
The high-speed, very-long-line resources, which span the entire device with minimal delay, are used
to route very long or high-fanout nets: length ±12 VersaTiles in the vertical direction and length
±16 in the horizontal direction from a given core VersaTile (Figure 1-9 on page 1-9). Very long lines
in low-power flash devices have been enhanced over those in previous ProASIC families. This
provides a significant performance boost for long-reach signals.
The high-performance VersaNet global networks are low-skew, high-fanout nets that are accessible
from external pins or internal logic. These nets are typically used to distribute clocks, resets, and
other high-fanout nets requiring minimum skew. The VersaNet networks are implemented as clock
trees, and signals can be introduced at any junction. These can be employed hierarchically, with
signals accessing every input of every VersaTile. For more details on VersaNets, refer to Global
Note: Input to the core cell for the D-flip-flop set and reset is only available via the VersaNet global
network connection.
Figure 1-7 Ultra-Fast Local Lines Connected to the Eight Nearest Neighbors
L
Inputs
Output
Ultra-Fast Local Lines
(connects a VersaTile to the
adjacent VersaTile, I/O buffer,
or memory block)
L
LL
Long Lines
相關PDF資料 |
PDF描述 |
|---|---|
| A3P1000-1PQG208IPQ208 | FPGA, 1000000 GATES, PQFP208 |
| A3P1000-1PQG208PQ208 | FPGA, 1000000 GATES, PQFP208 |
| A3P1000-2FG144FG144 | FPGA, 1000000 GATES, PBGA144 |
| A3P1000-2FG144IFG144 | FPGA, 1000000 GATES, PBGA144 |
| A3P1000-2FG256FG256 | FPGA, 1000000 GATES, PBGA256 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| A3P1000-1PQG144 | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-1PQG144ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-1PQG144I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-1PQG144M | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Military ProASIC3/EL Low-Power Flash FPGAs |
| A3P1000-1PQG144PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
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