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參數(shù)資料
| 型號(hào)： | A3P1000-1PQ208PQ208 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, PQFP208 |
| 封裝： | 0.50 MM PITCH, PLASTIC, QFP-208 |
| 文件頁(yè)數(shù)： | 177/608頁(yè) |
| 文件大?。?/td> | 20486K |
| 代理商： | A3P1000-1PQ208PQ208 |
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Clock Conditioning Circuits in IGLOO and ProASIC3 Devices
4- 6
v1.1
The CCC will be configured to use the programmable delay elements in accordance with the macro
instantiated by the user.
As an example, if the PLL is not used in a particular CCC location, the designer is free to specify up
to three CLKDLY macros in the CCC, each of which can have its own input frequency and delay
adjustment options. If the PLL core is used, assuming output to only one global clock network, the
other two global clock networks are free to be used by either connecting directly from the global
inputs or connecting from one or two CLKDLY macros for programmable delay.
The programmable delay elements are shown in the block diagram of the PLL block shown in
Figure 4-5 on page 4-8. Note that any CCC locations with no PLL present contain only the
programmable delay blocks going to the global networks (labeled "Programmable Delay Type 2").
Refer to the "Clock Delay Adjustment" section on page 4-19 for a description of the programmable
delay types used for the PLL. Also refer to Table 4-13 on page 4-24 for Programmable Delay Type 1
step delay values, and Table 4-14 on page 4-25 for Programmable Delay Type 2 step delay values.
CCC locations with a PLL present can be configured to utilize only the programmable delay blocks
(Programmable Delay Type 2) going to the global networks A, B, and C.
Global network A can be configured to use only the programmable delay element (bypassing the
PLL) if the PLL is not used in the design. Figure 4-5 on page 4-8 shows a block diagram of the PLL,
where the programmable delay elements are used for the global networks (Programmable Delay
Type 2).
Global Buffers with PLL function
Clocks requiring frequency synthesis or clock adjustments can utilize the PLL core before
connecting to the global / quadrant global networks. A maximum of 18 CCC global buffers can be
instantiated in a device—three per CCC times up to six CCCs per device. Each PLL core can generate
up to three global/quadrant clocks, while a clock delay element provides one.
The PLL functionality of the clock conditioning block is supported by the PLL macro
.
The PLL macro provides five derived clocks (three independent) from a single reference clock. The
PLL macro also provides power-down input and lock output signals. The additional inputs shown
Note: Refer to the IGLOO, Fusion, and ProASIC3 Macro Library Guide for more information.
Figure 4-4 CCC Options: Global Buffers with PLL
PADN
PADP
Y
PAD
Y
Input LVDS/LVPECL Macro
PLL Macro
INBUF* Macro
GLA
or
GLA and (GLB or YB)
or
GLA and (GLC or YC)
or
GLA and (GLB or YB) and
(GLC or YC)
Clock Source
Clock Conditioning
Output
For INBUF* driving a PLL macro
or CLKDLY macro, the I/O will
be hard-routed to the CCC; i.e., will
be placed by software to a dedicated
Global I/O.
OADIV[4:0]*
OAMUX[2:0]*
DLYGLA[4:0]*
OBDIV[4:0]*
OBMUX[2:0]*
DLYYB[4:0]*
DLYGLB[4:0]*
OCDIV[4:0]*
OCMUX[2:0]*
DLYYC[4:0]*
DLYGLC[4:0]*
FINDIV[6:0]*
FBDIV[6:0]*
FBDLY[4:0]*
FBSEL[1:0]*
XDLYSEL*
VCOSEL[2:0]*
CLKA
EXTFB
GLA
LOCK
GLB
YB
GLC
YC
POWERDOWN
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