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參數(shù)資料
| 型號： | A3P1000-1PQ208PQ208 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, PQFP208 |
| 封裝： | 0.50 MM PITCH, PLASTIC, QFP-208 |
| 文件頁數(shù)： | 167/608頁 |
| 文件大?。?/td> | 20486K |
| 代理商： | A3P1000-1PQ208PQ208 |
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Global Resources in Actel Low-Power Flash Devices
v1.1
3 - 19
During Layout, Designer will assign two of the signals to quadrant global locations.
Step 3 (optional)
You can also assign the QCLK1_c and QCLK2_c nets to quadrant regions using the following PDC
commands:
assign_local_clock –net QCLK1_c
–type quadrant UL
assign_local_clock –net QCLK2_c
–type quadrant LL
Step 4
Import this PDC with the netlist and run Compile again. You will see the following in the Compile
report:
The following nets have been assigned to a global resource:
Fanout
Type
Name
--------------------------
1536
INT_NET
Net
: EN_ALL_c
Driver: EN_ALL_pad_CLKINT
Source: AUTO PROMOTED
1536
SET/RESET_NET Net
: ACLR_c
Driver: ACLR_pad_CLKINT
Source: AUTO PROMOTED
256
CLK_NET
Net
: QCLK3_c
Driver: QCLK3_pad_CLKINT
Source: AUTO PROMOTED
256
CLK_NET
Net
: $1N14
Driver: $1I5/Core
Source: ESSENTIAL
256
CLK_NET
Net
: $1N12
Driver: $1I6/Core
Source: ESSENTIAL
256
CLK_NET
Net
: $1N10
Driver: $1I6/Core
Source: ESSENTIAL
The following nets have been assigned to a quadrant clock resource using PDC:
Fanout
Type
Name
--------------------------
256
CLK_NET
Net
: QCLK1_c
Driver: QCLK1_pad_CLKINT
Region: quadrant_UL
256
CLK_NET
Net
: QCLK2_c
Driver: QCLK2_pad_CLKINT
Region: quadrant_LL
Step 5
Run Layout.
Global Management in PLL Design
This section describes the legal global network connections to PLLs in the low-power flash devices.
For detailed information on using PLLs, refer to Clock Conditioning Circuits in IGLOO and ProASIC3
Devices. Actel recommends that you use the dedicated global pins to directly drive the reference
clock input of the associated PLL for reduced propagation delays and clock distortion. However,
low-power flash devices offer the flexibility to connect other signals to reference clock inputs. Each
PLL is associated with three global networks (Figure 3-7 on page 3-9). There are some limitations,
such as when trying to use the global and PLL at the same time:
If you use a PLL with only primary output, you can still use the remaining two free global
networks.
If you use three globals associated with a PLL location, you cannot use the PLL on that
location.
If the YB or YC output is used standalone, it will occupy one global, even though this signal
does not go to the global network.
相關PDF資料 |
PDF描述 |
|---|---|
| A3P1000-1PQG208IPQ208 | FPGA, 1000000 GATES, PQFP208 |
| A3P1000-1PQG208PQ208 | FPGA, 1000000 GATES, PQFP208 |
| A3P1000-2FG144FG144 | FPGA, 1000000 GATES, PBGA144 |
| A3P1000-2FG144IFG144 | FPGA, 1000000 GATES, PBGA144 |
| A3P1000-2FG256FG256 | FPGA, 1000000 GATES, PBGA256 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| A3P1000-1PQG144 | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-1PQG144ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-1PQG144I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-1PQG144M | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Military ProASIC3/EL Low-Power Flash FPGAs |
| A3P1000-1PQG144PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
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