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參數(shù)資料
| 型號(hào)： | A3P1000-1PQ208PQ208 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, PQFP208 |
| 封裝： | 0.50 MM PITCH, PLASTIC, QFP-208 |
| 文件頁數(shù)： | 151/608頁 |
| 文件大?。?/td> | 20486K |
| 代理商： | A3P1000-1PQ208PQ208 |
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Global Resources in Actel Low-Power Flash Devices
3- 4
v1.1
Spine Architecture
The low-power flash device architecture allows the VersaNet global networks to be segmented.
Each of these networks contains spines (the vertical branches of the global network tree) and ribs
that can reach all the VersaTiles inside its region. The nine spines available in a vertical column
reside in global networks with two separate regions of scope: the quadrant global network, which
has three spines, and the chip (main) global network, which has six spines. Note that there are
three quadrant spines in each quadrant of the device (except in 15 k and 30 k gate devices). There
are four quadrant global network regions per device. In 15 k and 30 k gate devices, there is no
quadrant clock network, so there are only six spines in each spine tree. The spines are the vertical
branches of the global network tree, shown in Figure 3-2.
Each spine in a vertical column of a chip (main) global network is further divided into two equal-
length spine segments: one in the top and one in the bottom half of the die (except in 15 k and
30 k gate devices).
Top and bottom spine segments radiating from the center of a device have the same height.
However, just as in the ProASICPLUS family, signals assigned only to the top and bottom spine
cannot access the middle two rows of the die. The spines for quadrant clock networks do not cross
the middle of the die and cannot access the middle two rows of the architecture.
Each spine and its associated ribs cover a certain area of the device (the "scope" of the spine; see
Figure 3-2). Each spine is accessed by the dedicated global network MUX tree architecture, which
defines how a particular spine is driven—either by the signal on the global network from a CCC, for
example, or by another net defined by the user. Details of the chip (main) global network spine-
selection MUX are presented in Figure 3-4 on page 3-7. The spine drivers for each spine are located
in the middle of the die.
Quadrant spines can be driven from user I/Os on the north and south sides of the die. The ability to
drive spines in the quadrant global networks can have a significant effect on system performance
for high-fanout inputs to a design. Access to the top quadrant spine regions is from the top of the
die, and access to the bottom quadrant spine regions is from the bottom of the die. The A3PE3000
device has 28 clock trees and each tree has nine spines; this flexible global network architecture
enables users to map up to 252 different internal/external clocks in an A3PE3000 device.
Note: Not applicable to 15 k and 30 k gate devices.
Figure 3-2 Simplified VersaNet Global Network
North Quadrant Global Network
South Quadrant Global Network
Chip (main)
Global
Network
3
33
3
33
3
6
Global
Spine
Quadrant
Global
Spine
CCC
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