參數(shù)資料
型號(hào)： A3P1000-1PQ208PQ208
元件分類： FPGA
英文描述： FPGA, 1000000 GATES, PQFP208
封裝： 0.50 MM PITCH, PLASTIC, QFP-208
文件頁(yè)數(shù)： 195/608頁(yè)
文件大?。?/td> 20486K
代理商： A3P1000-1PQ208PQ208
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Clock Conditioning Circuits in IGLOO and ProASIC3 Devices
4- 22
v1.1
JTAG Interface
The JTAG interface requires no additional I/O pins. The JTAG TAP controller is used to control the
loading of the CCC configuration shift register.
Low-power flash devices provide a user interface macro between the JTAG pins and the device core
logic. This macro is called UJTAG. A user should instantiate the UJTAG macro in his design to access
the configuration register ports via the JTAG pins.
For more information on CCC dynamic reconfiguration using UJTAG, refer to UJTAG Applications in
Logic Core
If the logic core is employed, the user must design a module to provide the configuration data and
control the shifting and updating of the CCC configuration shift register. In effect, this is a user-
designed TAP controller, which requires additional chip resources.
Specific I/O Tiles
If specific I/O tiles are used for configuration, the user must provide the external equivalent of a
TAP controller. This does not require additional core resources but does use pins.
Shifting the Configuration Data
To enter a new configuration, all 81 bits must shift in via SDIN. After all bits are shifted, SSHIFT must
go LOW and SUPDATE HIGH to enable the new configuration. For simulation purposes, bits
<71:73> and <77:80> are "don’t cares."
The SUPDATE signal must be LOW during any clock cycle where SSHIFT is active. After SUPDATE is
asserted, it must go back to the LOW state until a new update is required.
PLL Configuration Bits Description
Table 4-7
Configuration Bit Descriptions for the CCC Blocks
Config.
Bits
Signal
Name
Description
80
RESETEN
Reset Enable
Enables (active high) the synchronization of PLL output
dividers after dynamic reconfiguration (SUPDATE). The
Reset Enable signal is READ-ONLY and should not be
modified via dynamic reconfiguration.
79
DYNCSEL
Clock Input C Dynamic Select
Configures clock input C to be sent to GLC for dynamic
control.*
78
DYNBSEL
Clock Input B Dynamic Select
Configures clock input B to be sent to GLB for dynamic
control.*
77
DYNASEL
Clock Input A Dynamic Select
Configures
clock
input
A
for
dynamic
PLL
configuration.*
<76:74> VCOSEL[2:0] VCO Gear Control
Three-bit VCO Gear Control for four frequency ranges
73
STATCSEL
MUX Select on Input C
MUX selection for clock input C*
72
STATBSEL
MUX Select on Input B
MUX selection for clock input B*
71
STATASEL
MUX Select on Input A
MUX selection for clock input A*
<70:66>
DLYC[4:0]
YC Output Delay
Sets the output delay value for YC.
<65:61>
DLYB[4:0]
YB Output Delay
Sets the output delay value for YB.
<60:56> DLYGLC[4:0] GLC Output Delay
Sets the output delay value for GLC.
<55:51> DLYGLB[4:0] GLB Output Delay
Sets the output delay value for GLB.
<50:46> DLYGLA[4:0] Primary Output Delay
Primary, GLA Output Delay
* This value depends on the input clock source, so Layout must complete before these bits can be set. After
completing Layout in Designer, generate the “CCC_Configuration“ report by choosing Tools > Report >
CCC_Configuration. The report contains the appropriate settings for these bits.
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PDF描述
A3P1000-1PQG208IPQ208 FPGA, 1000000 GATES, PQFP208
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