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參數(shù)資料
| 型號： | A3P1000-1PQ208PQ208 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, PQFP208 |
| 封裝： | 0.50 MM PITCH, PLASTIC, QFP-208 |
| 文件頁數(shù)： | 554/608頁 |
| 文件大?。?/td> | 20486K |
| 代理商： | A3P1000-1PQ208PQ208 |
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ProASIC3/E SSO and Pin Placement Guidelines
21- 6
v1.0
Table 21-2 lists the increase in output delay for various SSO widths and configurations.
Mitigating SSO Effects on Outputs
Any effort to mitigate the SSO effect starts with eliminating the SSOs themselves. As described in
"Introduction" on page 21-1, the SSOs should be spread across the die pads to avoid a large SSO
bus concentrated in one area of the die. If possible, the clock-to-out timing of output busses should
be staggered to reduce the number of SSOs in vicinity of sensitive outputs. If placement of sensitive
outputs close to an SSO bus is inevitable, such outputs should be shielded from the bus. The
shielding scheme to protect delay-sensitive outputs is similar to the guidelines presented in
Table 21-3 on page 21-7. Whenever shielding is required, it is recommended to use GND or virtual
ground pins as shielding. However, it is acceptable to use other shielding pins to protect sensitive
outputs from SSOs.
Segmenting SSO busses into smaller sections helps mitigate the SSO effect. The SSO bus can be
segmented by inserting spacers among the SSO bus pins when placed on the die pads, as shown in
Figure 21-5. The spacers can be GND or virtual ground, VCCI or virtual VCCI, unused I/O, or used I/Os
that are not assigned to sensitive signals and do not toggle frequently or synchronously with the
SSOs (e.g., signals driving LEDs).
Also, as described in Table 21-1 on page 21-5 and Table 21-2, FG and BG packages show much
better characteristics with respect to SSO effects than PQ, TQ, or VQ packages. Therefore, for
relatively high-speed designs or designs that have a significant number of wide output busses, FG
or BG packages are strongly recommended.
In addition to the logic design and device package type, board-level design is a key parameter in
mitigating SSO effects. A well-designed PCB, capable of providing clean voltage supplies to the
FPGA, is less susceptible to noise and therefore performs better.
Table 21-2 SSO Push-Out Effect on an Output Surrounded by SSOs
Package
Drive Strength (mA)
Slew Rate
5 < SSOs < 10
SSOs
≥ 10
PQ208
24
High
<1.1 ns
<1.8 ns
Low
<600 ps
<1.2 ns
12
High
<900 ps
<1.5 ns
Low
Negligible
≤8
Any
Negligible
FG484
Any
Negligible
Notes:
1. Table data obtained when output load is 30 pF.
2. Larger output load increases the push-out effect. As an example, increasing the output load
from 30 pF to 50 pF increases the push-out effect by 40%.
Figure 21-5 Example of Consolidated and Segmented SSO Bus
SSO Bus
Consolidated
Quiet I/O
SSO Bus
Segmented
Quiet I/O
GND / Virtual GND
Unused/Used I/O
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