參數(shù)資料
型號(hào)： A3P1000-1PQ208PQ208
元件分類： FPGA
英文描述： FPGA, 1000000 GATES, PQFP208
封裝： 0.50 MM PITCH, PLASTIC, QFP-208
文件頁(yè)數(shù)： 140/608頁(yè)
文件大?。?/td> 20486K
代理商： A3P1000-1PQ208PQ208
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Low-Power Modes in Actel ProASIC3/E FPGAs
2- 6
v1.1
Table 2-4 shows the current draw in Sleep mode for an A3P250 device with the following test
conditions: VCCI = VMV; VCC = floating or GND; VJTAG = floating or GND; VPUMP = floating or GND.
Table 2-5 shows the current draw in Sleep mode for an A3PE600 device with the following test
conditions: VCCI = VMV; VCC = floating or GND; VJTAG = floating or GND; VPUMP = floating or GND.
ProASIC3/E devices were designed such that before device power-up, all I/Os are in tristate mode.
The I/Os will remain tristated during power-up until the last voltage supply (VCC or VCCI) is powered
to its functional level. After the last supply reaches the functional level, the outputs will exit the
tristate mode and drive the logic at the input of the output buffer. The behavior of user I/Os is
independent of the VCC and VCCI sequence or the state of other FPGA voltage supplies (VPUMP and
VJTAG). During power-down, device I/Os become tristated once the first power supply (VCC or VCCI)
drops below its brownout voltage level. The I/O behavior during power-down is also independent
of voltage supply sequencing.
Figure 2-5 on page 2-7 shows a timing diagram for the FPGA core entering the activation and
deactivation trip points for a typical application when the VCC power supply ramp rate is 100 s
(ramping from 0 V to 1.5 V). This is, in fact, the timing diagram for the FPGA entering and exiting
Sleep mode, as it is dependent on powering down or powering up VCC. Depending on the ramp
rate of the power supply and board-level configurations, the user can easily calculate how long it
takes for the core to become active or inactive. For more information, refer to the
Table 2-4
A3P250 Current Draw in Sleep Mode
Typical Conditions
A3P250
ICCI (A)
ICCI (A) per Bank
VCCI = 3.3 V
31.57
7.89
VCCI = 2.5 V
23.96
5.99
VCCI = 1.8 V
17.32
4.33
VCCI = 1.5 V
14.46
3.62
ICC FPGA Core
0.0
Leakage Current per I/O
0.1
VPUMP
0.0
Note: The data in this table were taken under typical conditions and are based on
characterization. The data is not guaranteed.
Table 2-5
A3PE600 Current Draw in Sleep Mode
Typical Conditions
A3PE600
ICCI (A)
ICCI (A) per Bank
VCCI = 3.3 V
59.85
7.48
VCCI = 2.5 V
45.50
5.69
VCCI = 1.8 V
32.98
4.12
VCCI = 1.5 V
27.66
3.46
VCCI = 0 V or Floating
0.0
ICC FPGA Core
0.0
Leakage Current per I/O
0.1
IPUMP
0.0
Note: The data in this table were taken under typical conditions and are based on
characterization. The data is not guaranteed.
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PDF描述
A3P1000-1PQG208IPQ208 FPGA, 1000000 GATES, PQFP208
A3P1000-1PQG208PQ208 FPGA, 1000000 GATES, PQFP208
A3P1000-2FG144FG144 FPGA, 1000000 GATES, PBGA144
A3P1000-2FG144IFG144 FPGA, 1000000 GATES, PBGA144
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