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參數(shù)資料
| 型號： | A3P1000-1PQ208PQ208 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, PQFP208 |
| 封裝： | 0.50 MM PITCH, PLASTIC, QFP-208 |
| 文件頁數(shù)： | 180/608頁 |
| 文件大?。?/td> | 20486K |
| 代理商： | A3P1000-1PQ208PQ208 |
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Clock Conditioning Circuits in IGLOO and ProASIC3 Devices
4- 8
v1.1
PLL Macro Block Diagram
As illustrated, the PLL supports three distinct output frequencies from a given input clock. Two of
these (GLB and GLC) can be routed to the B and C global network access, respectively, and/or
routed to the device core (YB and YC).
There are five delay elements to support phase control on all five outputs (GLA, GLB, GLC, YB, and
YC).
There is also a delay element in the feedback loop that can be used to advance the clock relative to
the reference clock.
The PLL macro reference clock can be driven by an INBUF* macro to create a composite macro,
where the I/O macro drives the global buffer (with programmable delay) using a hardwired
connection. In this case, the I/O must be placed in one of the dedicated global I/O locations.
The PLL macro reference clock can be driven directly from the FPGA core.
The PLL macro reference clock can also be driven from an I/O that is routed through the FPGA
regular routing fabric. In this case, users must instantiate a special macro, PLLINT, to differentiate
from the hardwired I/O connection described earlier.
During power-up, the PLL outputs will toggle around the maximum frequency of the voltage-
controlled oscillator (VCO) gear selected. Toggle frequencies can range from 40 MHz to 250 MHz.
This will continue as long as the clock input (CLKA) is constant (HIGH or LOW). This can be
prevented by LOW assertion of the POWERDOWN signal.
The visual PLL configuration in SmartGen, part of the Libero IDE and Designer tools, will derive the
necessary internal divider ratios based on the input frequency and desired output frequencies
selected by the user.
SmartGen also allows the user to select the various delays and phase shift values necessary to adjust
the phases between the reference clock (CLKA) and the derived clocks (GLA, GLB, GLC, YB, and YC).
SmartGen also allows the user to select the input clock source. SmartGen automatically instantiates
the special macro, PLLINT, when needed.
Note: Clock divider and clock multiplier blocks are not shown in this figure or in SmartGen. They are
automatically configured based on the user's required frequencies.
Figure 4-5 CCC with PLL Block
PLL Core
Phase
Select
Phase
Select
Phase
Select
GLA
CLKA
GLB
YB
GLC
YC
Fixed Delay
Programmable
Delay Type 1
Programmable
Delay Type 2
Programmable
Delay Type 2
Programmable
Delay Type 1
Programmable
Delay Type 2
Programmable
Delay Type 1
Four-Phase Output
EXTFB
相關PDF資料 |
PDF描述 |
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