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參數(shù)資料
| 型號(hào)： | A3P1000-1PQ208PQ208 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, PQFP208 |
| 封裝： | 0.50 MM PITCH, PLASTIC, QFP-208 |
| 文件頁(yè)數(shù)： | 284/608頁(yè) |
| 文件大?。?/td> | 20486K |
| 代理商： | A3P1000-1PQ208PQ208 |
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I/O Structures in IGLOO and ProASIC3 Devices
7- 12
v1.1
GTL 2.5 V (Gunning Transceiver Logic 2.5 V)
This is a low-power standard (JESD 8.3) for electrical signals used in CMOS circuits that allows for
low electromagnetic interference at high transfer speeds. It has a voltage swing between 0.4 V and
1.2 V and typically operates at speeds of between 20 and 40 MHz. VCCI must be connected to 2.5 V.
The reference voltage (VREF) is 0.8 V.
GTL 3.3 V (Gunning Transceiver Logic 3.3 V)
This is the same as GTL 2.5 V above, except VCCI must be connected to 3.3 V.
GTL+ (Gunning Transceiver Logic Plus)
This is an enhanced version of GTL that has defined slew rates and higher voltage levels. It requires
a differential amplifier input buffer and an open-drain output buffer. Even though the output is
open-drain, VCCI must be connected to either 2.5 V or 3.3 V. The reference voltage (VREF) is 1 V.
Differential Standards
These standards require two I/Os per signal (called a “signal pair”). Logic values are determined by
the potential difference between the lines, not with respect to ground. This is why differential
drivers and receivers have much better noise immunity than single-ended standards. The
differential interface standards offer higher performance and lower power consumption than their
single-ended counterparts. Two I/O pins are used for each data transfer channel. Both differential
standards require resistor termination.
LVPECL (Low-Voltage Positive Emitter Coupled Logic)
LVPECL requires that one data bit be carried through two signal lines; therefore, two pins are
needed per input or output. It also requires external resistor termination. The voltage swing
between the two signal lines is approximately 850 mV. When the power supply is +3.3 V, it is
commonly referred to as Low-Voltage PECL (LVPECL). Refer to the device datasheet for the full
implementation of the LVPECL transmitter and receiver.
LVDS (Low-Voltage Differential Signal)
LVDS is a moderate-speed differential signaling system, in which the transmitter generates two
different voltages that are compared at the receiver. LVDS uses a differential driver connected to a
terminated receiver through a constant-impedance transmission line. It requires that one data bit
be carried through two signal lines; therefore, the user will need two pins per input or output. It
also requires external resistor termination. The voltage swing between the two signal lines is
approximately 350 mV. VCCI is 2.5 V. Low-power flash devices contain dedicated circuitry supporting
a high-speed LVDS standard that has its own user specification. Refer to the device datasheet for
the full implementation of the LVDS transmitter and receiver.
Figure 7-7 Differential Topology
VCCI
DEVICE 1
GND
VREF
OUTn
OUTp
INn
INp
VCCI
DEVICE 2
GND
VREF
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