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參數(shù)資料
| 型號： | A3P1000-1PQ208PQ208 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, PQFP208 |
| 封裝： | 0.50 MM PITCH, PLASTIC, QFP-208 |
| 文件頁數(shù)： | 156/608頁 |
| 文件大?。?/td> | 20486K |
| 代理商： | A3P1000-1PQ208PQ208 |
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Global Resources in Actel Low-Power Flash Devices
v1.1
3 - 9
I/O Banks and Global I/Os
The following sections give an overview of naming conventions and other related I/O information.
Naming of Global I/Os
In low-power flash devices, the global I/Os have access to certain clock conditioning circuitry and
have direct access to the global network. Additionally, the global I/Os can be used as regular I/Os,
since they have identical capabilities to those of regular I/Os. Due to the comprehensive and
flexible nature of the I/Os in low-power flash devices, a naming scheme is used to show the details
of the I/O. The global I/O uses the generic name Gmn/IOuxwByVz. Refer to the I/O Structure section
of the handbook for the device that you are using for more information on this naming
convention.
Figure 3-7 represents the global input pins connection to the northwest CCC or northwest
quadrant global networks for a low-power flash device. Each global buffer, as well as the PLL
reference clock, can be driven from one of the following:
3 dedicated single-ended I/Os using a hardwired connection
2 dedicated differential I/Os using a hardwired connection
The FPGA core
Since each bank can have a different I/O standard, the user should be careful to choose the correct
global I/O for the design. There are 54 global pins available to access 18 global networks. For the
single-ended and voltage-referenced I/O standards, you can use any of these three available I/Os to
access the global network. For differential I/O standards such as LVDS and LVPECL, the I/O macro
needs to be placed on GAA0 and GAA1 or a similar location. The unassigned global I/Os can be
used as regular I/Os. Note that pin names starting with GF and GC are associated with the chip
global networks, and GA, GB, GD, and GE are used for quadrant global networks.
Figure 3-7 Global I/O Overview
+
Source for CCC
(CLKA or CLKB or CLKC)
Each shaded box represents an
INBUF or INBUF_LVDS/LVPECL
macro, as appropriate.
To Core
Routed Clock
(from FPGA core)
Sample Pin Names
GAA0/IO0NDB0V0
1
GAA1/IO00PDB0V0
1
GAA2/IO13PDB7V1
1
GAA[0:2]: GA represents global in the northwest corner
of the device. A[0:2]: designates specific A clock source.
2
相關PDF資料 |
PDF描述 |
|---|---|
| A3P1000-1PQG208IPQ208 | FPGA, 1000000 GATES, PQFP208 |
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相關代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| A3P1000-1PQG144I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-1PQG144M | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Military ProASIC3/EL Low-Power Flash FPGAs |
| A3P1000-1PQG144PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
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