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參數(shù)資料
| 型號(hào)： | A3P1000-1PQ208PQ208 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, PQFP208 |
| 封裝： | 0.50 MM PITCH, PLASTIC, QFP-208 |
| 文件頁數(shù)： | 308/608頁 |
| 文件大小： | 20486K |
| 代理商： | A3P1000-1PQ208PQ208 |
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I/O Structures in IGLOO and ProASIC3 Devices
7- 34
v1.1
Board-Level Considerations
Low-power flash devices have robust I/O features that can help in reducing board-level
components. The devices offer single-chip solutions, which makes the board layout simpler and
more immune to signal integrity issues. Although, in many cases, these devices resolve board-level
issues, special attention should always be given to overall signal integrity. This section covers
important board-level considerations to facilitate optimum device performance.
Termination
Proper termination of all signals is essential for good signal quality. Nonterminated signals,
especially clock signals, can cause malfunctioning of the device.
For general termination guidelines, refer to the Board-Level Considerations application note for
Actel FPGAs. Also refer to Pin Descriptions for termination requirements for specific pins.
Low-power flash I/Os are equipped with on-chip pull-up/-down resistors. The user can enable these
resistors by instantiating them either in the top level of the design (refer to the IGLOO, Fusion, and
ProASIC3 Macro Library Guide for the available I/O macros with pull-up/-down) or in the I/O
Attribute Editor in Designer if generic input or output buffers are instantiated in the top level.
Unused I/O pins are configured as inputs with pull-up resistors.
As mentioned earlier, low-power flash devices have multiple programmable drive strengths, and
the user can eliminate unwanted overshoot and undershoot by adjusting the drive strengths.
Power-Up Behavior
Low-power flash devices are power-up/-down friendly; i.e., no particular sequencing is required for
power-up and power-down. This eliminates extra board components for power-up sequencing,
such as a power-up sequencer.
During power-up, all I/Os are tristated, irrespective of I/O macro type (input buffers, output buffers,
I/O buffers with weak pull-ups or weak pull-downs, etc.). Once I/Os become activated, they are set
to the user-selected I/O macros. Refer to the Power-Up/-Down Behavior of ProASIC3/E Devices
Drive Strength
Low-power flash devices have up to seven programmable output drive strengths. The user can
select the drive strength of a particular output in the I/O Attribute Editor or can instantiate a
specialized I/O macro, such as OUTBUF_S_12 (slew = low, out_drive = 12 mA).
The maximum available drive strength is 24 mA per I/O. Though no I/O should be forced to source
or sink more than 24 mA indefinitely, I/Os may handle a higher amount of current (refer to the
device IBIS model for maximum source/sink current) during signal transition (AC current). Every
device package has its own power dissipation limit; hence, power calculation must be performed
accurately to determine how much current can be tolerated per I/O within that limit.
I/O Interfacing
Low-power flash devices are 5 V–input– and 5 V–output–tolerant without adding any extra
circuitry. Along with other low-voltage I/O macros, this 5 V tolerance makes these devices suitable
for many types of board component interfacing.
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PDF描述 |
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| A3P1000-1PQG144M | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Military ProASIC3/EL Low-Power Flash FPGAs |
| A3P1000-1PQG144PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
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