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參數資料
| 型號： | A3P1000-1PQ208PQ208 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, PQFP208 |
| 封裝： | 0.50 MM PITCH, PLASTIC, QFP-208 |
| 文件頁數： | 563/608頁 |
| 文件大小： | 20486K |
| 代理商： | A3P1000-1PQ208PQ208 |
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Metastability Characterization Report for Actel Flash FPGAs
v1.0
22- 3
FPGA Metastability Characterization
on page 22-2 to the following form:
MTBF = eC2 * Tmet / (C1 × fd × fc)
EQ 22-10
where C2 is a constant inversely proportional to the metastability decay constant, and C1 is the
proportionality constant, which is similar to aperture.
The FPGA metastability characterization is a series of tests conducted to identify the value of C1
and C2. There are several environmental and test condition factors that influence the
characterization. These factors include but are not limited to the rise time of data and clock signals,
input voltage levels, and operating voltage and temperature. Moreover, increased system noise
due to switching of both internal nodes and I/Os can influence the metastability results. Therefore,
it is essential to provide a suitable environment for testing.
Test Design Description
Figure 22-2 shows a schematic of the test circuit used to characterize the metastability in Actel
devices. The propagation delay, operating under specified setup and hold time, is measured from
the output of flip-flop DFF#1 to the input of flip-flop DFF#3. This value is denoted by EQ 22-11:
Tmin = Tcof(DFF#1) + Tdelay + Tsu(DFF#3)
EQ 22-11
where Tdelay is the propagation delay from output of DFF#1 to input of DFF#3, Tcof is the clock-to-
out delay of DFF#3, and Tsu represents the setup time requirement of DFF#3. Tmin corresponds to
Tmet, is added for characterization of metastability.
DFF#2 is clocked on the same edge as DFF#1. Conversely, DFF#3 must resolve the signal driven from
the metastable DFF#1 before the falling clock edge. As can be seen in the design in Figure 22-2,
Figure 22-2 Test Circuit
Observation Node
Wired to I/Os
DFF#3
DFF#2
A
B
Y
Metastable
Catching Dff
DFF#1
D
CLK
Q
D
CLK
Q
D
CLK
Q
Metastability Event
Counter (20 bits)
Enable
30-bit (billion cycle)
Measurement Timer
Asynchronous
Data
CLOCK
RESET
Inverting
Delay Buff
A
Y
相關PDF資料 |
PDF描述 |
|---|---|
| A3P1000-1PQG208IPQ208 | FPGA, 1000000 GATES, PQFP208 |
| A3P1000-1PQG208PQ208 | FPGA, 1000000 GATES, PQFP208 |
| A3P1000-2FG144FG144 | FPGA, 1000000 GATES, PBGA144 |
| A3P1000-2FG144IFG144 | FPGA, 1000000 GATES, PBGA144 |
| A3P1000-2FG256FG256 | FPGA, 1000000 GATES, PBGA256 |
相關代理商/技術參數 |
參數描述 |
|---|---|
| A3P1000-1PQG144 | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-1PQG144ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-1PQG144I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-1PQG144M | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Military ProASIC3/EL Low-Power Flash FPGAs |
| A3P1000-1PQG144PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
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