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參數(shù)資料
| 型號(hào)： | AD9549ABCPZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 43/76頁 |
| 文件大小： | 0K |
| 描述： | IC CLOCK GEN/SYNCHRONIZR 64LFCSP |
| 產(chǎn)品變化通告： | AD9549A Mask Change 22/Oct/2010 |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 類型： | 時(shí)鐘/頻率發(fā)生器，同步器 |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，SONET/SDH，Stratum |
| 輸入： | CMOS，LVDS，LVPECL |
| 輸出： | CMOS，HSTL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:2 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 750MHz |
| 電源電壓： | 1.71 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-VFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 64-LFCSP-VQ（9x9） |
| 包裝： | 托盤 |
| 產(chǎn)品目錄頁面： | 776 (CN2011-ZH PDF) |
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AD9549
Rev. D | Page 48 of 76
I/O REGISTER MAP
All address and bit locations that are left blank in Table 13 are unused. Accessing reserved registers should be avoided. In cases where
some of the bits in register are reserved, the user can rely on the default value in the I/O register map and write the same value back to the
reserved bits in that register.
Table 13.
Addr
(Hex)
Type1
Name
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
BIt 2
Bit 1
Bit 0
Default
(Hex)
Serial port configuration and part identification
0x0000
Serial
config.
SDO
active
LSB first
(buffered)
Soft
reset
Long
inst.
Long
inst.
Soft reset
LSB first
(buffered)
SDO active
0x18
0x0001
Reserved
0x0002
RO
Part ID
0x82
0x0003
RO
0x09
0x0004
Serial
options
Read buffer
register
0x00
0x0005
AC
Register
update
0x00
Power-down and reset
0x0010
Power-
down and
enable
PD HSTL
driver
Enable
CMOS
driver
Enable
output
doubler
PD
SYSCLK
PLL
PD REFA
PD REFB
Full PD
Digital PD
0x00
0x0011
Reserved
0x0012
M, AC
Reset
History
reset
IRQ
reset
FPFD
reset
CPFD
reset
LF reset
CCI reset
DDS reset
0x00
0x0013
M
PD fund
DDS
S-div/2
reset
R-div/2
reset
S-divider
reset
R-divider
reset
0x00
System clock
0x0020
N-divider
N-divider, Bits[4:0]
0x12
0x0021
Reserved
0x0022
PLL
parameters
VCO auto
range
2×
reference
VCO range
Charge pump current,
Bits[1:0]
0x04
0x0023
PFD
divider
PFD divider, Bits[3:0]
(relationship between SYSCLK and PFD clock)
0x05
DPLL
0x0100
M
PLL
control
Reserved
Single-
tone
mode
Disable
freq.
estimator
Enable
freq.
slew
limiter
Reserved
Loop
polarity
Close loop
0x30
0x0101
R-divider
R-divider, Bits[15:0]
0x00
0x0102
0x00
0x0103
Falling
edge
triggered
Reserved
R-divider/2
0x00
0x0104
S-divider
S-divider, Bits[15:0]
0x00
0x0105
0x00
0x0106
Falling
edge
triggered
Reserved
S-divider/2
0x00
0x0107
M
P-divider
P-divider, Bits[4:0]
0x05
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ADN2814ACPZ | IC CLOCK/DATA RECOVERY 32LFCSP |
| SM802105UMG | IC SYNTHESIZER 2CH 24-QFN |
| SM802104UMG | IC SYNTHESIZER 2CH 24-QFN |
| SM843001-212KA | IC CLK SYNTHESIZER FIBRE 8-TSSOP |
| MS27466T25F4S | CONN RCPT 56POS WALL MT W/SCKT |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AD9549ABCPZ-REEL7 | 功能描述:IC CLOCK GEN/SYNCHRONIZR 64LFCSP RoHS:是 類別:集成電路 (IC) >> 時(shí)鐘/計(jì)時(shí) - 專用 系列:- 標(biāo)準(zhǔn)包裝:28 系列:- 類型:時(shí)鐘/頻率發(fā)生器 PLL:是 主要目的:Intel CPU 服務(wù)器 輸入:時(shí)鐘 輸出:LVCMOS 電路數(shù):1 比率 - 輸入:輸出:3:22 差分 - 輸入:輸出:無/是 頻率 - 最大:400MHz 電源電壓:3.135 V ~ 3.465 V 工作溫度:0°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:64-TFSOP （0.240"，6.10mm 寬） 供應(yīng)商設(shè)備封裝:64-TSSOP 包裝:管件 |
| AD9549APCBZ | 制造商:AD 制造商全稱:Analog Devices 功能描述:Dual Input Network Clock Generator/Synchronizer |
| AD9549BCPZ | 制造商:Analog Devices 功能描述: |
| AD9549BCPZ-REEL7 | 制造商:Analog Devices 功能描述:PLL CLOCK SYNTHESIZER SGL 64LFCSP EP - Tape and Reel |
| AD9549BCPZ-TR | 制造商:Analog Devices 功能描述:650MHZ DDS CLK GEN W/SYNCH REEL - Tape and Reel |
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