Unless otherwise noted, AVDD, AVDD3, and DVDD are at nominal suppl" />
參數(shù)資料
型號(hào)： AD9549ABCPZ
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 5/76頁(yè)
文件大?。?/td> 0K
描述： IC CLOCK GEN/SYNCHRONIZR 64LFCSP
產(chǎn)品變化通告： AD9549A Mask Change 22/Oct/2010
標(biāo)準(zhǔn)包裝： 1
類(lèi)型： 時(shí)鐘/頻率發(fā)生器，同步器
PLL： 是
主要目的： 以太網(wǎng)，SONET/SDH，Stratum
輸入： CMOS，LVDS，LVPECL
輸出： CMOS，HSTL
電路數(shù)： 1
比率 - 輸入:輸出： 2:2
差分 - 輸入:輸出： 是/是
頻率 - 最大： 750MHz
電源電壓： 1.71 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類(lèi)型： 表面貼裝
封裝/外殼： 64-VFQFN 裸露焊盤(pán)，CSP
供應(yīng)商設(shè)備封裝： 64-LFCSP-VQ（9x9）
包裝： 托盤(pán)
產(chǎn)品目錄頁(yè)面： 776 (CN2011-ZH PDF)
AD9549
Rev. D | Page 13 of 76
TYPICAL PERFORMANCE CHARACTERISTICS
Unless otherwise noted, AVDD, AVDD3, and DVDD are at nominal supply voltage; fS = 1 GHz, DAC RSET = 10 kΩ.
06744-
003
10
100
1k
10k
100k
1M
10M
100M
FREQUENCY OFFSET (Hz)
–70
–80
–90
–100
–110
–120
–130
–140
–150
PH
A
SE
N
O
ISE
(d
B
c
/H
z)
RMS JITTER (12kHz TO 20MHz): 0.18ps
RMS JITTER (50kHz TO 80MHz): 0.24ps
Figure 3. Additive Phase Noise at HSTL Output Driver, SYSCLK = 1 GHz
(SYSCLK PLL Bypassed), fREF = 19.44 MHz,
fOUT = 311.04 MHz, DPLL Loop BW = 1 kHz
06744-
004
10
100
1k
10k
100k
1M
10M
100M
FREQUENCY OFFSET (Hz)
–70
–80
–90
–100
–110
–120
–130
–140
–150
PH
A
SE
N
O
ISE
(d
B
c
/H
z)
RMS JITTER (12kHz TO 20MHz): 0.36ps
RMS JITTER (50kHz TO 80MHz): 0.42ps
Figure 4. Additive Phase Noise at HSTL Output Driver, SYSCLK = 1 GHz
(SYSCLK PLL Bypassed), fREF = 19.44 MHz, fOUT = 622.08 MHz,
DPLL Loop BW = 1 kHz, HSTL Output Doubler Enabled
06744-
005
10
100
1k
10k
100k
1M
10M
100M
FREQUENCY OFFSET (Hz)
–70
–80
–90
–100
–110
–120
–130
–140
–150
PH
A
SE
N
O
ISE
(d
B
c
/H
z)
RMS JITTER (12kHz TO 20MHz): 1.01ps
RMS JITTER (50kHz TO 80MHz): 1.04ps
Figure 5. Additive Phase Noise at HSTL Output Driver, SYSCLK = 1 GHz
(SYSCLK PLL Enabled Driven by R&S SMA100 Signal Generator at 50 MHz),
fREF = 19.44 MHz, fOUT = 311.04 MHz, DPLL Loop BW = 1 kHz
06744-
006
10
100
1k
10k
100k
1M
10M
100M
FREQUENCY OFFSET (Hz)
–70
–80
–90
–100
–110
–120
–130
–140
–150
PH
A
SE
N
O
ISE
(d
B
c
/H
z)
RMS JITTER (12kHz TO 20MHz): 1.09ps
RMS JITTER (50kHz TO 80MHz): 1.14ps
Figure 6. Additive Phase Noise at HSTL Output Driver, SYSCLK = 1 GHz
(SYSCLK PLL Enabled and Driven by R&S SMA100 Signal Generator at
50 MHz), fREF = 19.44 MHz, fOUT = 622.08 MHz, DPLL Loop BW = 1 kHz,
System Clock Doubler Enabled, HSTL Doubler Enabled
06744-
007
10
100
1k
10k
100k
1M
10M
100M
FREQUENCY OFFSET (Hz)
–70
–80
–90
–100
–110
–120
–130
–140
–150
PH
A
SE
N
O
ISE
(d
B
c
/H
z)
RMS JITTER (12kHz TO 20MHz): 1.0ps
RMS JITTER (50kHz TO 80MHz): 1.2ps
Figure 7. Additive Phase Noise at HSTL Output Driver, SYSCLK = 1 GHz
(SYSCLK PLL Enabled and Driven by R&S SMA100 at 50 MHz), fREF = 19.44 MHz,
fOUT = 155.52 MHz, SYSCLK Doubler Enabled, DPLL Loop BW =1 kHz
06744-
008
10
100
1k
10k
100k
1M
10M
100M
FREQUENCY OFFSET (Hz)
–70
–80
–90
–100
–110
–120
–130
–140
–150
PH
A
SE
N
O
ISE
(d
B
c
/H
z)
RMS JITTER (12kHz TO 20MHz): 1.07ps
RMS JITTER (50kHz TO 80MHz): 1.16ps
Figure 8. Additive Phase Noise at HSTL Output Driver, SYSCLK = 1 GHz
(SYSCLK PLL Enabled and Driven by R&S SMA100 Signal Generator at
50 MHz), fREF = 8 kHz, fOUT = 155.52 MHz, DPLL Loop BW = 10 Hz
相關(guān)PDF資料
PDF描述
ADN2814ACPZ IC CLOCK/DATA RECOVERY 32LFCSP
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參數(shù)描述
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AD9549APCBZ 制造商:AD 制造商全稱(chēng):Analog Devices 功能描述:Dual Input Network Clock Generator/Synchronizer
AD9549BCPZ 制造商:Analog Devices 功能描述:
AD9549BCPZ-REEL7 制造商:Analog Devices 功能描述:PLL CLOCK SYNTHESIZER SGL 64LFCSP EP - Tape and Reel
AD9549BCPZ-TR 制造商:Analog Devices 功能描述:650MHZ DDS CLK GEN W/SYNCH REEL - Tape and Reel
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