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參數(shù)資料
| 型號： | DS33ZH11+ |
| 廠商： | Maxim Integrated Products |
| 文件頁數(shù)： | 51/172頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MAPPER ETHERNET 100CSBGA |
| 產(chǎn)品培訓模塊： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 標準包裝： | 7 |
| 應(yīng)用： | 數(shù)據(jù)傳輸 |
| 接口： | 串行 |
| 電源電壓： | 1.8V，2.5V，3.3V |
| 封裝/外殼： | 100-LFBGA，CSPBGA |
| 供應(yīng)商設(shè)備封裝： | 100-CSBGA（10x10） |
| 包裝： | 托盤 |
| 安裝類型： | 表面貼裝 |
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DS33Z11 Ethernet Mapper
144 of 172
Figure 10-5 MII Transmit Functional Timing
TXD[3:0]
TX_EN
TX_CLK
P
R
E
A
E
M
B
L
E
F
C
S
Figure 10-6 MII Transmit Half Duplex with a Collision Functional Timing
TXD[3:0]
TX_EN
TX_CLK
P
R
E
A
M
B
L
E
J
CRS
COL
Receive Data (RXD[3:0]) is clocked from the external PHY synchronously with RX_CLK. The RX_CLK signal is
2.5 MHz for 10 Mbps operation and 25 MHz for 100 Mbps operation. RX_DV is asserted by the PHY from the first
nibble of the preamble in 100 Mbps operation or first nibble of SFD for 10 Mbps operation. The data on RXD[3:0]
is not accepted by the MAC if RX_DV is low or RX_ERR is high (in DTE mode). RX_ERR should be tied low
when in DCE Mode.
Figure 10-7 MII Receive Functional Timing
RXD[3:0]
RX_CLK
P
R
E
A
E
M
B
L
E
F
C
S
In RMII Mode, TX_EN is high with the first bit of the preamble. The TXD[1:0] is synchronous with the 50 MHz
REF_CLK. For 10 Mbps operation, the data bit outputs are updated every 10 clocks.
Figure 10-8 RMII Transmit Interface Functional Timing
TXD[1:0]
TX_EN
REF_CLK
P
R
E
A
M
B
L
E
F
C
S
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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| DS33ZH11+ | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC 10/100 ENETXPORT HMODE MAP IND RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
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| DS3404FP000/JG63 | 制造商:Thomas & Betts 功能描述:30A,CON,3P4W,MG,404,3P480V,JG63,SC |
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