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參數(shù)資料
| 型號(hào)： | FUSION878A |
| 廠商： | CONEXANT SYSTEMS |
| 元件分類： | 顏色信號(hào)轉(zhuǎn)換 |
| 英文描述： | COLOR SIGNAL DECODER, PQFP128 |
| 封裝： | PLASTIC, QFP-128 |
| 文件頁數(shù)： | 177/180頁 |
| 文件大小： | 2067K |
| 代理商： | FUSION878A |
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3.0 Electrical Interfaces
Fusion 878A
3.3 General Purpose I/O Port
PCI Video Decoder
3-12
Conexant
100600B
3.3.4 SPI Input Mode
SPI Input mode is used to input Synchronous Pixel Interface video information
into the part. The interface accepts 16-bit YCrCb video data. Because the
incoming video is inserted after the decoder and scaler, no adjustments can be
made on hue, contrast, saturation, or brightness. Similarly, horizontal or vertical
filtering or scaling also cannot be performed. Figure 3-8 illustrates the
architecture of the SPI input mode.
The GPCLK signal is used to input an external clock signal. The video data
and related signals are accepted over the GPIO pins, defined in Table 3-2.
Figure 3-8. GPIO SPI Input Mode
879A_038
Video
Decoder
Scaler
Video Data
Format Converter
FIFO
DMA Controller
and PCI Initiator
External
Video Circuitry
GPIO Port
Table 3-2. SPI Input GPIO Signals (1 of 2)
GPIO
Signal
Description
Pin
Number
[23]
HRESET
A 1 to 64-GPCLK-long active low pulse. It is accepted on the rising edge of GPCLK.
The falling edge of HRESET indicates the beginning of a new video line.
56
[22]
VRESET
A 1 clock to 6 lines long active low pulse. It is accepted on the rising edge of GPCLK.
The falling edge of VRESET indicates the beginning of a new field of video output.
57
[21]
HACTIVE
An active high signal that indicates the beginning of the active video and is accepted
on the rising edge of GPCLK. The HACTIVE flag is used to indicate where nonblanking
pixels are present.
58
[20]
DVALID
An active high pixel qualifier that indicates whether or not the associated pixel is
valid. For continuous valid data, this signal can be connected to HACTIVE or
VACTIVE.
59
[19]
CBFLAG
An active high pulse that indicates when Cb data is being output on the chroma
stream. Only required for YCrCb input, otherwise connect to ground.
60
[18]
FIELD
When high, indicates that an even field (field 2) is being input; when low, it indicates
that an odd field (field 1) is being output. The transition of FIELD should occur prior
to the rising edge of VRESET.
61
相關(guān)PDF資料 |
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| FVXO-HC73B-FREQ | VCXO, CLOCK, 0.75 MHz - 250 MHz, HCMOS OUTPUT |
| FVXO-LC52BR-FREQ | VCXO, CLOCK, 0.75 MHz - 1000 MHz, LVDS OUTPUT |
| FVXO-LC72BR-FREQ | VCXO, CLOCK, 0.75 MHz - 1000 MHz, LVDS OUTPUT |
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參數(shù)描述 |
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| FUTURE 3D PLUS | 制造商:Ansmann 功能描述: 制造商:ANSMANN AG 功能描述: |
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