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參數(shù)資料
| 型號： | FUSION878A |
| 廠商： | CONEXANT SYSTEMS |
| 元件分類： | 顏色信號轉(zhuǎn)換 |
| 英文描述： | COLOR SIGNAL DECODER, PQFP128 |
| 封裝： | PLASTIC, QFP-128 |
| 文件頁數(shù)： | 34/180頁 |
| 文件大?。?/td> | 2067K |
| 代理商： | FUSION878A |
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Fusion 878A
5.0 Control Register Definitions-Function 0
PCI Video Decoder
5.3 Local Registers (Memory Mapped)
100600B
Conexant
5-11
MSB Cropping Register)
0x00C—Even Field (E_CROP)
0x08C—Odd Field (O_CROP)
Upon reset this register is initialized to 0x12. HACTIVE_MSB(0) is the LSB. See the VACTIVE, VDELAY,
HACTIVE, and HDELAY registers for descriptions on the operation of this register.
Vertical Delay Register, Lower Byte
0x090—Even Field (E_VDELAY_LO)
0x010—Odd Field (O_VDELAY_LO)
Upon reset this register is initialized to 0x16. VDELAY_LO(0) is the LSB. This 8-bit register is the lower byte
of the 10-bit VDELAY register. The 2 MSBs of VDELAY are contained in the CROP register. VDELAY
defines the number of half lines between the trailing edge of VRESET and the start of active video.
Vertical Active Register, Lower Byte
0x014—Even Field (E_VACTIVE_LO)
0x094—Odd Field (O_VACTIVE_LO)
Upon reset this register is initialized to 0xE0. VACTIVE_LO(0) is the LSB. This 8-bit register is the lower byte
of the 10-bit VACTIVE register. The 2 MSBs of VACTIVE are contained in the CROP register. VACTIVE
defines the number of lines used in the vertical scaling process.
Bits
Type
Default
Name
Description
[7:6]
RW
00
VDELAY_MSB(1)
The most significant two bits of vertical delay register.
[5:4]
RW
01
VACTIVE_MSB
The most significant two bits of vertical active register.
[3:2]
RW
00
HDELAY_MSB
The most significant two bits of horizontal delay register.
[1:0]
RW
10
HACTIVE_MSB
The most significant two bits of horizontal active register.
NOTE(S):
(1) For VDELAY_MSB the E_CROP and O_CROP address pointer is flipped. To write to the even field, VDELAY_MSB bits use the
odd field address. To write to the odd field, VDELAY_MSB bits use the even field address.
Bits
Type
Default
Name
Description
[7:0]
RW
0x16
VDELAY_LO
The LSByte of the vertical delay register.
Bits
Type
Default
Name
Description
[7:0]
RW
0xE0
VACTIVE_LO
The LSByte of the vertical active register.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| FVXO-HC53BR-FREQ | VCXO, CLOCK, 0.75 MHz - 250 MHz, HCMOS OUTPUT |
| FVXO-HC72BR-FREQ | VCXO, CLOCK, 0.75 MHz - 180 MHz, HCMOS OUTPUT |
| FVXO-HC73B-FREQ | VCXO, CLOCK, 0.75 MHz - 250 MHz, HCMOS OUTPUT |
| FVXO-LC52BR-FREQ | VCXO, CLOCK, 0.75 MHz - 1000 MHz, LVDS OUTPUT |
| FVXO-LC72BR-FREQ | VCXO, CLOCK, 0.75 MHz - 1000 MHz, LVDS OUTPUT |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| FUSZ03 | 制造商:Honeywell Sensing and Control 功能描述: |
| FUTURE 1AA PLUS | 制造商:Ansmann 功能描述: 制造商:ANSMANN AG 功能描述: |
| FUTURE 2AA PLUS | 制造商:Ansmann 功能描述: 制造商:ANSMANN AG 功能描述: |
| FUTURE 2C PLUS | 制造商:Ansmann 功能描述: 制造商:ANSMANN AG 功能描述: |
| FUTURE 3D PLUS | 制造商:Ansmann 功能描述: 制造商:ANSMANN AG 功能描述: |
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