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參數(shù)資料
| 型號： | HYB18T256324F-22 |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | 256-Mbit GDDR3 DRAM [600MHz] |
| 中文描述： | 256兆GDDR3顯示內(nèi)存[600MHz的] |
| 文件頁數(shù)： | 22/80頁 |
| 文件大小： | 2026K |
| 代理商： | HYB18T256324F-22 |
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min
HYB18T256324F–[16/20/22]
256-Mbit DDR SGRAM
Functional Description
Data Sheet
22
Rev. 1.11, 04-2005
10292004-DOXT-FS0U
3
Functional Description
3.1
Clocks, CKE, Commands and Addresses
Figure 4
Clock, CKE and Command/Address Timings
Setup and Hold Timing for CKE is equal to CMD and ADDR Setup and Hold Timing. The DLL ensures the
alignment of DQs and CLK. Therefore the preferred operation mode for high frequencies is DLL on. The DLL
frequency range is from 600 MHz down to 250 MHz.
Table 9
Parameter
General Timing Parameters for –1.6, –2.0 and –2.2 speed sorts
CAS
latency
Symbol
Limit Values
–2.0
min
Unit
–1.6
–2.2
max
max
min
max
Clock
Clock Cycle Time
7
6
5
7
6
5
t
CK7
t
CK6
t
CK5
f
CK7
f
CK6
f
CK5
t
CH
t
CL
1.6
2.0
—
300
300
—
0.45
0.45
3.3
3.3
—
600
500
—
0.55
0.55
2.0
2.0
—
250
250
—
0.45
0.45
4.0
4.0
—
500
500
—
0.55
0.55
2.2
2.2
2.7
250
250
250
0.45
0.45
4.0
4.0
4.0
455
455
370
0.55
0.55
ns
ns
ns
MHz
MHz
MHz
t
CK
t
CK
System frequency
Clock high level width
Clock low-level width
Command, CKE and Address Setup and Hold Times
Address/Command/CKE input setup
time
Address/Command/CKE input hold time
t
IH
Address/Command/CKE input pulse
width
t
IS
0.6
—
0.75
—
0.75
—
ns
0.6
0.85
—
—
0.75
0.85
—
—
0.75
0.85
—
—
ns
t
CK
t
IPW
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6ALID
6ALID
6ALID
T
)(
T
)3
T
)07
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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