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參數(shù)資料
| 型號： | ISP1564ET,551 |
| 廠商： | ST-ERICSSON |
| 元件分類： | 總線控制器 |
| 英文描述： | PCI BUS CONTROLLER, PBGA100 |
| 封裝： | 9 X 9 MM, 0.70 MM HEIGHT, 0.80 MM PITCH, PLASTIC, SOT926-1, TFBGA-100 |
| 文件頁數(shù)： | 72/99頁 |
| 文件大?。?/td> | 493K |
| 代理商： | ISP1564ET,551 |
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ISP1564_2
NXP B.V. 2008. All rights reserved.
Product data sheet
Rev. 02 — 13 November 2008
73 of 98
NXP Semiconductors
ISP1564
HS USB PCI host controller
11.3.8 PORTSC registers 1, 2
The Port Status and Control (PORTSC) register is in the auxiliary power well. It is only
reset by hardware when the auxiliary power is initially applied or in response to a host
controller reset. The initial conditions of a port are:
No device connected
Port disabled
If the port has power control, software cannot change the state of the port until it sets port
power bits. Software must not attempt to change the state of the port until power is stable
on the port; maximum delay is 20 ms from the transition. For bit allocation, see Table 114.
[1]
The reserved bits must always be written with the reset value.
Table 113. CONFIGFLAG - Congure Flag register bit description
Address: Content of the base address register + 60h
Bit
Symbol
Description
31 to 1
reserved
-
0CF
Congure Flag: The host software sets this bit as the last action in its process of conguring
the host controller. This bit controls the default port-routing control logic.
0 — Port routing control logic default-routes each port to an implementation dependent classic
host controller.
1 — Port routing control logic default-routes all ports to this host controller.
Table 114. PORTSC 1, 2 - Port Status and Control 1, 2 register bit allocation
Address: Content of the base address register + 64h + (4
× Port Number 1) where Port Number is 1, 2
Bit
31
30
29
28
27
26
25
24
Symbol
reserved[1]
Reset
00000000
Access
R/W
Bit
23
22
21
20
19
18
17
16
Symbol
reserved
WKOC_E
WKDS
CNNT_E
WKCNNT_
E
PTC[3:0]
Reset
00000000
Access
R/W
Bit
15
14
13
12
11
10
9
8
Symbol
reserved[1]
PO
PP
LS[1:0]
reserved[1]
PR
Reset
00100000
Access
R/W
R
Bit
7
6
5
4
3
2
1
0
Symbol
SUSP
FPR
OCC
OCA
PEDC
PED
ECSC
ECCS
Reset
00000000
Access
R/W
R
R/W
R
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PDF描述 |
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