- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄224103 > K4B4G0846B-MCF80 512M X 8 DDR DRAM, 0.3 ns, PBGA78 PDF資料下載
參數(shù)資料
| 型號： | K4B4G0846B-MCF80 |
| 元件分類： | DRAM |
| 英文描述： | 512M X 8 DDR DRAM, 0.3 ns, PBGA78 |
| 封裝： | HALOGEN FREE AND ROHS COMPLIANT, FBGA-78 |
| 文件頁數(shù)： | 29/59頁 |
| 文件大?。?/td> | 1079K |
| 代理商： | K4B4G0846B-MCF80 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁當(dāng)前第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁
Page 35 of 59
Rev. 1.0 March 2009
DDP 4Gb DDR3 SDRAM
K4B4G0446B
K4B4G0846B
[ Table 37 ] IDD4W Measurement - Loop Pattern1
Note :
1. DM must be driven LOW all the time. DQS, DQS are used according to WR Commands, otherwise MID-LEVEL.
2. Burst Sequence driven on each DQ signal by Write Command. Outside burst operation, DQ signals are MID-LEVEL.
[ Table 38 ] IDD5B Measurement - Loop Pattern1
Note :
1. DM must be driven LOW all the time. DQS, DQS are MID-LEVEL.
2. DQ signals are MID-LEVEL.
CK
/C
K
CKE
Su
b-
Loo
p
Cycle
Num
b
er
Com
m
an
d
CS
RAS
CAS
WE
OD
T
BA
[2
:0
]
A[
15:1
1]
A[10
]
A[9:
7]
A[6:
3]
A[2:
0]
Dat
a
2 )
toggling
S
tatic
High
0
WR
010
01
0
00
0000
00000000
1
D
100
01
0
00
0000
-
2,3
D,D
111
11
0
00
0000
-
4
WR
010
01
0
00
0
F
0
00110011
5
D
100
01
0
00
0
F
0-
6,7
D,D
111
11
0
00
0
F
0-
1
8-15
repeat Sub-Loop 0, but BA[2:0] = 1
2
16-23
repeat Sub-Loop 0, but BA[2:0] = 2
3
24-31
repeat Sub-Loop 0, but BA[2:0] = 3
4
32-39
repeat Sub-Loop 0, but BA[2:0] = 4
5
40-47
repeat Sub-Loop 0, but BA[2:0] = 5
6
48-55
repeat Sub-Loop 0, but BA[2:0] = 6
7
56-63
repeat Sub-Loop 0, but BA[2:0] = 7
CK
/C
K
CKE
Su
b-
Lo
op
Cycle
Num
b
er
Com
m
an
d
CS
RAS
CAS
WE
OD
T
BA[2:
0]
A[
15:1
1]
A[1
0]
A[9:
7]
A[6:
3]
A[2:
0]
Dat
a
2 )
toggling
S
tatic
H
igh
0
REF
000
10
0
00
0000
-
1
1,2
D
100
00
0
00
0000
-
3,4
D,D
111
10
0
00
0
F
0
-
5...8
repeat cycles 1...4, but BA[2:0] = 1
9...12
repeat cycles 1...4, but BA[2:0] = 2
13...16
repeat cycles 1...4, but BA[2:0] = 3
17...20
repeat cycles 1...4, but BA[2:0] = 4
21...24
repeat cycles 1...4, but BA[2:0] = 5
25...28
repeat cycles 1...4, but BA[2:0] = 6
29...32
repeat cycles 1...4, but BA[2:0] = 7
2
33...nRFC - 1
repeat Sub-Loop 1, until nRFC - 1. Truncate, if necessary.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| K4E640411D-TC500 | 16M X 4 EDO DRAM, 50 ns, PDSO32 |
| K4F640411C-TC500 | 16M X 4 FAST PAGE DRAM, 50 ns, PDSO32 |
| K4F640412C-JC450 | 16M X 4 FAST PAGE DRAM, 45 ns, PDSO32 |
| K4T1G044QC-ZCLE6 | 256M X 4 DDR DRAM, 0.45 ns, PBGA60 |
| K4T56163QI-ZLD50 | 16M X 16 SYNCHRONOUS DRAM, 0.5 ns, PBGA84 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| K4B4G0846B-MCH9 | 制造商:SAMSUNG 制造商全稱:Samsung semiconductor 功能描述:DDP 4Gb B-die DDR3 SDRAM Specification |
| K4B4G0846D-BCK0000 | 制造商:Samsung Semiconductor 功能描述: |
| K4B4G1646B-HCH9000 | 制造商:Samsung Semiconductor 功能描述: |
| K4B4G1646B-HCK000 | 制造商:Samsung Semiconductor 功能描述: |
| K4B4G1646B-HCK0000 | 制造商:Samsung 功能描述:DDR SGRAM X16 TSOP2 - Trays |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。