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參數(shù)資料
| 型號(hào)： | MC68341FT16V |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16.78 MHz, MICROPROCESSOR, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 160/514頁 |
| 文件大小： | 2891K |
| 代理商： | MC68341FT16V |
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5- 86
MC68341 USER’S MANUAL
MOTOROLA
I
R
C
DATA
BUS
EXTENSION
WORDS
OPCODES
RESIDUAL
I
R
B
I
R
Figure 5-28. Functional Model of Instruction Pipeline
Assertion of IPIPE for a single clock cycle indicates the use of data from IRB. Regardless
of the presence of valid data in IRA, the contents of IRB are invalidated when IPIPE is
asserted. If IRA contains valid data, the data is copied into IRB (IRA
IRB), and the IRB
stage is revalidated.
Assertion of IPIPE for two clock cycles indicates the start of a new instruction and
subsequent replacement of data in IRC. This action causes a full advance of the pipeline
(IRB
IRC and IRA IRB). IRA is refilled during the next instruction fetch bus cycle.
Data loaded into IRA propagates automatically through subsequent empty pipeline stages.
Signals that show the progress of instructions through IRB and IRC are necessary to
accurately monitor pipeline operation. These signals are provided by IRA and IRB validity
bits. When a pipeline advance occurs, the validity bit of the stage being loaded is set, and
the validity bit of the stage supplying the data is negated.
Because instruction execution is not timed to bus activity, IPIPE is synchronized with the
system clock, not the bus. Figure 5-29 illustrates the timing in relation to the system clock.
...
IPIPE
EXTENSION
WORD USED
INSTRUCTION
START
EXTENSION
WORD USED
INSTRUCTION
START
IR
IRB
IRC
IR
IRB
IRC
CLKOUT
IR
Figure 5-29. Instruction Pipeline Timing Diagram
IPIPE should be sampled on the falling edge of the clock. The assertion of IPIPE for a
single cycle after one or more cycles of negation indicates use of the data in IRB (advance
of IRA into IRB). Assertion for two clock cycles indicates that a new instruction has started
(IRB
IRC and IRA IRB transfers have occurred). Loading IRC always indicates that
an instruction is beginning execution—the opcode is loaded into IRC by the transfer.
In some cases, instructions using immediate addressing begin executing and initiate a
second pipeline advance simultaneously at the same time. IPIPE will not be negated
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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