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參數(shù)資料
| 型號： | MC68341FT16V |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16.78 MHz, MICROPROCESSOR, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 348/514頁 |
| 文件大?。?/td> | 2891K |
| 代理商： | MC68341FT16V |
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MOTOROLA
MC68341 USER’S MANUAL
9- 17
Table 9-6. External Pin Inputs/Outputs to the QSPI
Pin Names
Mnemonics
Mode
Function
Master In Slave Out
MISO
Master
Slave
Serial Data Input to QSPI
Serial Data Output from QSPI
Master Out Slave In
MOSI
Master
Slave
Serial Data Output from QSPI
Serial Data Input to QSPI
Serial Clock
SCK 1
Master
Slave
Clock Output from QSPI Clock
Input to QSPI
Peripheral Chip Select
PCS1
Master
Outputs Select Peripheral
Peripheral Chip Select 2
Slave Select3
PCS0/SS
Master
Slave
Output Selects Peripheral
Input Selects the QSPI
Slave Select4
SS
Master
May Cause Mode Fault
NOTES:
1. All QSPI pins (except SCK) can be used as general-purpose I/O if they are not used
by the QSPI while the QSPI is operating.
2. An output (PCS0 ) when the QSPI is in master mode.
3. An input ( SS) when the QSPI is in slave mode.
4. An input ( SS) when the QSPI is in master mode; useful in multimaster systems.
9.5.4 Programmer's Model and Registers
The programmer's model (memory map) for the QSPI submodule consists of the QSPM
global and pin control registers (refer to 9.4.2 QSPM Global Registers and 9.4.3 QSPM
Pin Control Registers), four QSPI control registers, one status register, and the 80-byte
QSPI RAM. Table 9-7 lists the registers and the QSPI RAM of the programmer's model.
All of the registers and RAM can be read and written by the CPU. The four control
registers must be initialized, in proper order, before the QSPI is enabled to ensure defined
operation. Only the control registers must adhere to the order of sequence prescribed in
9.4.1 Overall QSPM Configuration Summary. Write register SPCR1 last when setting
up the QSPI, as this register contains the QSPI enable bit (SPE). Asserting this bit starts
the QSPI. QSPI control registers are reset to a defined state and may then be changed by
the CPU. Reset values are shown below each register.
Table 9-7. QSPI Registers
Address
Name
Usage
$818, 9
SPCR0
QSPI Control Register 0
$81A, B
SPCR1
QSPI Control Register 1
$81C, D
SPCR2
QSPI Control Register 2
$81E
SPCR3
QSPI Control Register 3
$81F
SPSR
QSPI Status Register
$900–1F
RAM
QSPI Receive Data (16 Words)
$920–3F
RAM
QSPI Transmit Data (16 Words
$940–4F
RAM
QSPI Command Control (8 Words)
F
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I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
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