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參數(shù)資料
| 型號： | MC68341FT16V |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16.78 MHz, MICROPROCESSOR, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 361/514頁 |
| 文件大?。?/td> | 2891K |
| 代理商： | MC68341FT16V |
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MOTOROLA
MC68341 USER’S MANUAL
9- 29
0 = 8 bits
DT — Delay After Transfer
A/D converters require a known amount of time to perform a conversion. The
conversion time for serial CMOS A/D converters may range from 1–100
s.
To facilitate interfacing to peripherals with a latency requirement, the QSPI provides a
programmable delay at the end of the serial transfer, with the DT field. The user may
avoid using this delay option by executing transfers with other peripheral devices in
between transfers with the peripheral that requires a delay. This interleaved operation
improves the effective serial transfer rate.
The amount of the delay between transfers is programmable by the user via the DTL
field in SPCR1. The range may be set from 1-489
s at 16.78 MHz.
DSCK — PCS to SCK Delay
1 = DSCKL field in SPCR1 specifies value of delay from PCS valid to SCK.
0 = PCS valid to SCK transition is 1/2 SCK.
PCS1–PCS0/SS—Peripheral Chip Select
The two peripheral chip-select bits can be used directly to select one of two external
chips for the serial transfer, or decoded by external hardware to select one of four chip-
select patterns for the serial transfer. More than one peripheral chip select may be
activated at a time, which is useful for broadcast messages in a multinode SPI system.
More than one peripheral chip may be connected to each PCS pin. Care must be taken
by the system designer not to exceed the maximum drive capability of the pins as
defined in Section 12 Electrical Characteristics for QSPM pins.
QSPM register QPDR determines the state of the PCS pins when the QSPI is disabled,
and also determines the state of PCS pins that are not assigned to the QSPI when the
QSPI is enabled. QPDR determines the state of pins assigned to the QSPI between
transfers as well.
To use a peripheral chip-select pin, the CPU assigns the pin to the QSPI in QPAR by
writing a one to the appropriate bit. The default value of the PCS pin should be written
to QPDR. Next, the pin must be defined as an output in QDDR by setting the
appropriate bit, which causes the pin to start driving the default value.
The QSPI RAM may then be initialized for a serial transmission, with the peripheral-
chip-select bits of the command control byte appropriately configured to activate the
desired PCS pin(s) during the serial transfer. When the command is executed, the PCS
pin(s) are driven to the values contained in the appropriate control byte. After
completing the serial transfer, the QSPI returns control of the peripheral-chip-select
signal(s) (if CONT = 0 in the command control byte) to register QPDR.
9.5.5 Operating Modes and Flowcharts
The QSPI utilizes an 80-byte block of dual-access static RAM accessible by both the
QSPI and the CPU. The RAM is divided into three segments: 16 command control bytes,
16 transmit data words of information to be transmitted, and 16 receive data words for
data to be received. Once the CPU has a) set up a queue of QSPI commands, b) written
F
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Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
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