參數(shù)資料
型號(hào)： MC68341FT16V
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 16.78 MHz, MICROPROCESSOR, PQFP160
封裝： PLASTIC, QFP-160
文件頁(yè)數(shù)： 234/514頁(yè)
文件大小： 2891K
代理商： MC68341FT16V
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MOTOROLA
MC68341 USER'S MANUAL
6- 45
6.10 MC68341 DMA ENHANCEMENTS
The MC68341 DMA module implementation adds three new signals - RDY1 , RDY2, and
DTC - and a new delayed DACK≈ operating mode to the original MC68340 DMA. These
changes provide additional handshaking flexibility and minimize additional glue logic for
single address transfers. RDY1 and RDY2 are multiplexed with timer signals TGATE and
TIN, and DTC is multiplexed with FC3. Selection of these multiplexed pin functions, and
normal versus delayed DACK≈ assertion, is controlled by programming the Port C Pin
Assignment Register in the SIM41. Refer to the PPARC register description in Section 4
SIM for initialization information.
6.10.1
RDY
Configuring TGATE/ RDY1 or TIN/ RDY2 as a RDY≈ input for single address transfers
automatically enables the ready handshake function for that channel. In this mode,
termination of the DMA transfer requires the assertion of both DSACK≈ and RDY≈ , instead
of just DSACK≈. This feature allows a slow external peripheral device to delay termination
of the DMA transfer until it has supplied data or is ready to receive data from memory.
Like DSACK≈ , RDY≈ is an asynchronous input which is sampled on the falling edge of
CLKOUT, but must be recognized one clock cycle sooner than DSACK≈ to provide the
same termination timing. If RDY≈ is asserted for the same clock falling edge or a later edge
than DSACK≈ , termination of the bus cycle is controlled by RDY≈ and will occur two clocks
after RDY≈ is recognized. An early internal DSACK≈ termination (M68300 fast termination
or 68000 3-clock termination) is delayed to the earliest external DSACK≈ recognition point,
forcing a minimum three clock bus cycle for M68300 transfers, and four clock for 68000
transfers.
RDY≈ can be held asserted between DMA cycles to allow DSACK≈ to control termination of
the cycle. Note that fast termination M68300 and 3-clock 68000 cycles are still forced to 3
clocks and 4 clocks, respectively. Note that RDY≈ should not be enabled during dual
address mode transfers.
6.10.2 Delayed
DACK
Delayed DACK≈ operation can be selected during single address transfers to delay
assertion of DACK≈ to the peripheral device on reads until memory has provided valid data
on the data bus. For transfers from memory to device, DACK≈ is asserted after DSACK≈ is
recognized. On device to memory transfers, DACK≈ is asserted with AS. Delayed DACK≈
programmed without RDY≈ generates a one clock assertion of the DACK≈ pin (except on
fast termination cycles). Typically, delayed DACK≈ is programmed with RDY≈ to allow the
peripheral to delay termination of the cycle and negation of DACK≈.
6.10.3
DTC
DTC is asserted for one clock at the end of all MC68341 bus cycles when selected (CPU or
DMA) to indicate the bus transfer is complete. DTC does not assert for bus cycles
terminated with a normal bus error or retry, but does assert for cycles terminated with late
bus error or late retry.
F
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Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
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MC68360RC25VC 32-BIT, 25 MHz, RISC MICROCONTROLLER, CPGA241
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MC68EN360ZP25C 32-BIT, 25 MHz, RISC MICROCONTROLLER, PBGA357
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