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參數(shù)資料
| 型號： | MC68341FT16V |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16.78 MHz, MICROPROCESSOR, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 358/514頁 |
| 文件大?。?/td> | 2891K |
| 代理商： | MC68341FT16V |
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9- 26
MC68341 USER’S MANUAL
MOTOROLA
The PCS0/SS pin may be configured as a general-purpose output instead of input to the
QSPI. This inhibits the mode fault checking function. In this case, MODF is not used by
the QSPI.
HALTA—Halt Acknowledge Flag
1 = QSPI halted
0 = QSPI not halted
HALTA is asserted by the QSPI when it has come to an orderly halt at the request of the
CPU, via the assertion of HALT. To prevent undefined operation, the user should not
modify any QSPI control registers or RAM while the QSPI is halted.
If HMIE in SPCR3 is set, the QSPI sends interrupt requests to the CPU when HALTA is
asserted. The CPU can only clear HALTA by reading SPSR with HALTA set and then
writing SPSR with a zero in HALTA.
Bit 4—Not Implemented
CPTQP—Completed Queue Pointer
CPTQP contains the queue pointer value of the last command in the queue that was
completed. The value of CPTQP is not updated until the command has been completed
entirely. While the first command in a queue is executing, CPTQP contains either the
reset value ($0) or the pointer to the last command completed in the previous queue.
If the QSPI is halted, CPTQP may be used to determine which commands have not
been executed. The CPTQP may also be used to determine which locations in the
receive data segment of the QSPI RAM contain valid received data.
9.5.4.6 QSPI RAM. The QSPI uses an 80-byte block of dual-access static RAM, which
can be accessed by both the QSPI and the CPU. Because of sharing, the length of time
taken by the CPU to access the QSPI RAM, when the QSPI is enabled, may be longer
than when the QSPI is disabled. From one to four CPU wait states may be inserted by the
QSPI in the process of reading or writing.
The size and type of access of the QSPI RAM by the CPU affects the QSPI access time.
The QSPI is byte, word, and long-word addressable. Only word accesses of the RAM by
the CPU are coherent accesses because these accesses are an indivisible operation. If
the CPU makes a coherent access of the QSPI RAM, the QSPI cannot access the QSPI
RAM until the CPU is finished. However, a long-word or misaligned word access is not
coherent because the CPU must break its access of the QSPI RAM into two parts, which
allows the QSPI to access the QSPI RAM in between the two accesses by the CPU.
The RAM is divided into three segments: receive data (REC.RAM), transmit data
(TRAN.RAM), and command control (COMD.RAM). Receive data is information received
from a serial device external to the MC68341. Transmit data is information stored by the
CPU for transmission to an external peripheral chip. Command control contains all the
information needed by the QSPI to perform the transfer. Figure 9-4 illustrates the
organization of the RAM.
F
re
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Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
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c
..
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相關(guān)PDF資料 |
PDF描述 |
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| MC68EN360CRC25C | 32-BIT, 25 MHz, RISC MICROCONTROLLER, CPGA241 |
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參數(shù)描述 |
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