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參數(shù)資料
| 型號(hào)： | MC68341FT16V |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16.78 MHz, MICROPROCESSOR, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 188/514頁 |
| 文件大?。?/td> | 2891K |
| 代理商： | MC68341FT16V |
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6- 4
MC68341 USER'S MANUAL
MOTOROLA
6.2 DMA MODULE SIGNAL DEFINITIONS
This section contains a brief description of the DMA module signals used to provide
handshake control for either a source or destination external device.
NOTE
The terms
assertion and negation are used throughout this
section to avoid confusion when dealing with a mixture of active-
low and active-high signals. The term
assert or assertion
indicates that a signal is active or true, independent of the level
represented by a high or low voltage. The term
negate or
negation indicates that a signal is inactive or false.
6.2.1 DMA Request (
DREQ1, DREQ2)
This active-low input is asserted by a peripheral device to request an operand transfer
between that peripheral and memory. The assertion of DREQ≈ starts the DMA process.
The assertion level in external burst mode is level sensitive; in external cycle steal mode, it
is falling-edge sensitive.
6.2.2 DMA Acknowledge (
DACK1,DACK2)
This active-low output is asserted by the DMA to signal to a peripheral that an operand is
being transferred in response to a previous transfer request.
6.2.3 Ready (
RDY1, RDY2 )
This active-low input is asserted by a peripheral device when it is ready to complete the
DMA transfer. A slow device can delay assertion of RDY≈ to delay termination of a single -
address DMA transfer between the device and faster memory. RDY1 and RDY2 are
multiplexed with timer signals TGATE and TIN.
6.2.4 DMA Done (
DONE1 , DONE2)
This active-low bidirectional signal is asserted by the DMA or a peripheral device during
any DMA bus cycle to indicate that the last data transfer is being performed. DONE≈ is an
active input in any mode. As an output, DONE≈ is only active in external request mode. An
external pullup resistor is required even if operating only in the internal request mode.
6.2.5 Data Transfer Complete (
DTC)
This active-low output is asserted for one clock at the end of all MC68341 bus cycles (CPU
or DMA) to indicate completion of the cycle. DTC is multiplexed with FC3.
6.3 TRANSFER REQUEST GENERATION
The DMA channel supports two types of request generation methods: internal and external.
Internally generated requests can be programmed to limit the amount of bus utilization.
F
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I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
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相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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