參數(shù)資料
型號： MC68341FT16V
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 16.78 MHz, MICROPROCESSOR, PQFP160
封裝： PLASTIC, QFP-160
文件頁數(shù)： 392/514頁
文件大?。?/td> 2891K
代理商： MC68341FT16V
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MOTOROLA
MC68341 USER’S MANUAL
11-3
MC68341
XFC
VCCSYN
0.1 F 1
NOTE 1: Must be a low leakage capacitor.
VCCSYN
0.1 F
0.01 F
Figure 11-4. XFC and VCCSYN Capacitor Connections
11.1.2 Reset Circuitry
A power-on reset (POR) is generated by the SIM41 module when it detects a positive
going VCC transition—the VCC threshold is typically in the range 2.0–2.7V, and varies
depending on processing and environmental variables. Hysteresis is included in the reset
circuit to prevent reassertion for a monotonically increasing VCC voltage; however,
excessively long VCC rise times (>100 ms) may allow the reset logic to release RESET
before VCC has stabilized. The reset thresholds provided in the SIM41 should not be
relied upon to monitor VCC, since internal logic may fail at voltages between spec VCCmin
and the reset trigger threshold. An external low voltage monitor circuit, such as the
MC34064, should be used instead.
When the MC68341 is used in crystal clock mode, the simplest external reset logic
consists of simply a 1K pullup resistor from RESET to VCC. This solution relies on a
monotonically increasing VCC that has a rise time on the order of 100ms or less - the
actual allowable rise time is dependent on the startup time of the 32.768kHz oscillator
circuit. As noted above, this does not provide rigorous VCC monitoring, and may be
susceptible to sags or glitches in the VCC supply voltage.
In external clock mode, either with or without the PLL, the POR time delay of 328 * T clkin
does not provide adequate time for VCC to stabilize before allowing reset to negate.
Applications using these two clocking modes should include an external reset circuit which
generates an appropriate delay for the power source being used, as well as a voltage
monitor if needed.
11.1.3 SRAM Interface
SRAM interfacing is very simple when a programmable chip select is used, as shown in
Figure 11-5. The chip select provides address decode and controls bus cycle termination,
while UWE and LWE are used as byte write strobes. The SRAMs are enabled only during
SRAM accesses to minimize system power consumption.
This SRAM interface supports a two-clock access at 16.78-MHz with up to 24ns memory
data access time. If buffers are required to reduce signal loading or if slower and less
expensive memories are desired, a three-clock bus cycle can be used. Additional
F
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I
Freescale Semiconductor, Inc.
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Go to: www.freescale.com
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PDF描述
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