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參數(shù)資料
| 型號(hào)： | MC68341FT16V |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16.78 MHz, MICROPROCESSOR, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁(yè)數(shù)： | 352/514頁(yè) |
| 文件大小： | 2891K |
| 代理商： | MC68341FT16V |
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MOTOROLA
MC68341 USER’S MANUAL
9- 21
only the transmit data segment and the command control segment, and can write only
the receive data segment of the QSPI RAM.
By clearing SPE, the QSPI turns itself off automatically when it is finished. An error
condition called mode fault (MODF) also clears SPE. This error occurs when PCS0/SS
is configured for input, the QSPI is a system master (MSTR = 1), and PCS0/SS is driven
low externally.
To stop the QSPI, assert HALT, then wait until HALTA is set. SPE may then be safely
cleared to zero, providing an orderly method of quickly shutting down the QSPI after the
current serial transfer is completed. The CPU can immediately disable the QSPI by just
clearing SPE; however, loss of data from a current serial transfer may result and
confuse an external SPI device.
DSCKL—Delay before SCK
This bit determines the length of time the QSPI delays from peripheral chip select (PCS)
valid to SCK transition for serial transfers in which the command control bit, DSCK of
the QSPI RAM, equals one. PCS may be either of the peripheral chip-select pins. The
following equation determines the actual delay before SCK:
PCS to SCK Delay = [DSCKL/System Clock Frequency]
(9-3)
where DSCKL equals {1,2,3, . . . 127}.
NOTE
A zero value for DSCKL causes a delay of 128/system clocks,
which equals 7.6
s for a 16.78-MHz system clock. Because of
design limits, a DSCKL value of one defaults to the same
timing as a value of two.
If a queue entry's DSCK equals zero, then DSCKL is not used. Instead, the PCS valid-
to-SCK transition is one-half SCK period.
DTL—Length of Delay after Transfer
These bits determine the length of time that the QSPI delays after each serial transfer in
which the command control bit, DT of the QSPI RAM, equals one. The following
equation is used to calculate the delay:
Delay after transfer = [(32
DTL)/system clock frequency]
(9-4)
where DTL equals {1,2,3, . . . 255}.
NOTE
A zero value for DTL causes a delay-after-transfer value of
(32
256)/system clock, which equals 488.5 s with a 16.78-
MHz system clock.
If DT equals zero, a standard delay is inserted.
Standard Delay-after-Transfer = [17/System Clock]
(9-5)
= 1
s with a 16.78-MHz System Clock
F
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I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
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