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參數(shù)資料
| 型號： | MC68341FT16V |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16.78 MHz, MICROPROCESSOR, PQFP160 |
| 封裝： | PLASTIC, QFP-160 |
| 文件頁數(shù)： | 221/514頁 |
| 文件大?。?/td> | 2891K |
| 代理商： | MC68341FT16V |
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6- 34
MC68341 USER'S MANUAL
MOTOROLA
IARB — Interrupt Arbitration ID
Each module that generates interrupts has an IARB field. These bits are used to arbitrate
for the bus in the case that two or more modules simultaneously generate an interrupt at
the same priority level. No two modules can share the same IARB value. The reset value
of the IARB field is $0, which prevents the DMA module from arbitrating during the
interrupt acknowledge cycle. The system software should initialize the IARB field to a
value from $F (highest priority) to $1 (lowest priority).
NOTE
The DMA module uses only one set of IARB bits for both
channels. A read or write to either MCR accesses the same
IARB control bits.
6.7.8 Source Address Register (SAR)
The SAR is a 32-bit register that contains the address of the source operand used by the
DMA to access memory or peripheral registers. This register is accessible in either
supervisor or user space. The SAR can always be read or written to when the DMA module
is enabled (i.e., the STP bit in the MCR is cleared).
SAR1, SAR2
$78C, $7AC
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
A31
A30
A29
A28
A27
A26
A25
A24
A23
A22
A21
A20
A19
A18
A17
A16
RESET:
UUUUUUUUUUUUUUUU
15
14
13
12
11
10
9876543210
A15
A14
A13
A12
A11
A10
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
RESET:
UUUUUUUUUUUUUUUU
U = Unaffected by reset
Supervisor/User
During the DMA read cycle, the SAR drives the address on the address bus. This register
can be programmed to increment (CCR SAPI bit set) or remain constant (CCR SAPI bit
cleared) after each operand transfer.
The register is incremented using unsigned arithmetic and will roll over if overflow occurs.
For example, if the register contains $FFFFFFFF and is incremented by 1, it will roll over to
$00000000. This register is incremented by 1, 2, or 4, depending on the size of the operand
and the memory starting address. If the operand size is byte, then the register is always
incremented by 1. If the operand size is word and the starting address is word aligned, then
the register is incremented by 2. If the operand size is long word and the address is word
aligned, then the register is incremented by 4. The SAR value must be aligned to an word
boundary if the transfer size is word or long word; otherwise, the CSR CONF bit is set, and
the transfer does not occur.
F
re
e
sc
a
le
S
e
m
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o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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