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參數(shù)資料
| 型號： | pentium III |
| 廠商： | Intel Corp. |
| 英文描述： | pentium III Processor for the PGA370 Socket at 500MHz to 933MHz(工作頻率500到933兆赫茲活動帶PGA370插孔奔III處理器) |
| 中文描述： | 奔騰III處理器在500MHz到933MHz的（工作頻率500到933兆赫茲活動帶PGA370插孔奔三處理器的PGA370插座） |
| 文件頁數(shù)： | 31/78頁 |
| 文件大?。?/td> | 610K |
| 代理商： | PENTIUM III |
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Datasheet
31
Pentium
III Processor for the PGA370 Socket at 500 MHz to 933 MHz
NOTES:
1. Unless otherwise noted, all specifications in this table apply to all Pentium III processor frequencies.
NOTES:
1. Unless otherwise noted, all specifications in this table apply to Pentium III processors at all frequencies.
2. These specifications are tested during manufacturing.
3. All AC timings for the APIC I/O signals are referenced to the PICCLK rising edge at 1.25 V at the processor
pins. All APIC I/O signal timings are referenced at 0.75 V at the processor pins.
4. Referenced to PICCLK rising edge.
5. For open drain signals, valid delay is synonymous with float delay.
6. Valid delay timings for these signals are specified into 150
load pulled up to 1.5 V.
Table 14. System Bus AC Specifications (Reset Conditions)
1
T# Parameter
Min
Max
Unit
Figure
Notes
T16: Reset Configuration Signals
(A[14:5]#, BR0#, INIT#) Setup Time
T17: Reset Configuration Signals
(A[14:5]#, BR0#, INIT#) Hold Time
4
BCLKs
10
Before deassertion
of RESET#
After clock that
deasserts RESET#
2
20
BCLKs
10
Table 15. System Bus AC Specifications (APIC Clock and APIC I/O)
1, 2, 3
T# Parameter
Min
Max
Unit
Figure
Notes
T21: PICCLK Frequency
T22: PICCLK Period
T23: PICCLK High Time
T24: PICCLK Low Time
T25: PICCLK Rise Time
T26: PICCLK Fall Time
T27: PICD[1:0] Setup Time
T28: PICD[1:0] Hold Time
T29a: PICD[1:0] Valid Delay (Rising Edge)
T29b: PICD[1:0] Valid Delay (Falling Edge)
2.0
30.0
10.5
10.5
0.25
0.25
5.0
2.5
1.5
1.5
33.3
500.0
MHz
ns
ns
ns
ns
ns
ns
ns
ns
7
7
7
7
7
9
9
@ > 1.7V
@ < 0.7V
(0.7V - 1.7V)
(1.7V - 0.7V)
4
4
4, 5, 6
4, 5, 6
3.0
3.0
8.7
12.0
7
,
8
7
,
8
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