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參數(shù)資料
| 型號(hào)： | TMX320TCI6482ZTZ |
| 廠商： | Texas Instruments, Inc. |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | Communications Infrastructure Digital Signal Processor |
| 中文描述： | 通信基礎(chǔ)設(shè)施的數(shù)字信號(hào)處理器 |
| 文件頁數(shù)： | 162/255頁 |
| 文件大?。?/td> | 1893K |
| 代理商： | TMX320TCI6482ZTZ |
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www.ti.com
5
6
2
AECLKIN
AECLKOUT1
4
4
1
3
TMS320TCI6482
Communications Infrastructure Digital Signal Processor
SPRS246F–APRIL 2005–REVISED MAY 2007
Table 8-43. Switching Characteristics Over Recommended Operating Conditions for AECLKOUT for the
EMIFA Module
(1)(2)(3)
(see
Figure 8-32
)
-850
A-1000
-1000
MIN
E - 0.7
EH - 0.7
EL - 0.7
NO.
PARAMETER
UNIT
MAX
E + 0.7
EH + 0.7
EL + 0.7
1
2
3
4
5
6
t
c(EKO)
t
w(EKOH)
t
w(EKOL)
t
t(EKO)
t
d(EKIH-EKOH)
t
d(EKIL-EKOL)
E = the EMIF input clock (AECLKIN or SYSCLK4) period in ns for EMIFA.
The reference points for the rise and fall transitions are measured at V
MAX and V
MIN.
EH is the high period of E (EMIF input clock period) in ns and EL is the low period of E (EMIF input clock period) in ns for EMIFA.
Cycle time, AECLKOUT
Pulse duration, AECLKOUT high
Pulse duration, AECLKOUT low
Transition time, AECLKOUT
Delay time, AECLKIN high to AECLKOUT high
Delay time, AECLKIN low to AECLKOUT low
ns
ns
ns
ns
ns
ns
1
8
8
1
1
(1)
(2)
(3)
Figure 8-32. AECLKOUT Timing for the EMIFA Module
8.10.3.1
Asynchronous Memory Timing
Table 8-44. Timing Requirements for Asynchronous Memory Cycles for EMIFA Module
(1)(2)(3)
(see
Figure 8-33
and
Figure 8-34
)
-850
A-1000
-1000
MIN
6.5
0
1
2
2E + 5
NO.
UNIT
MAX
3
4
5
6
7
t
su(EDV-AOEH)
t
h(AOEH-EDV)
t
su(ARDY-EKOH)
t
h(EKOH-ARDY)
t
w(ARDY)
Setup time, AEDx valid before AAOE high
Hold time, AEDx valid after AAOE high
Setup time, AARDY valid before AECLKOUT low
Hold time, AARDY valid after AECLKOUT low
Pulse width, AARDY assertion and deassertion
Delay time, from AARDY sampled deasserted on AECLKOUT falling to
beginning of programmed hold period
Setup time, before end of programmed strobe period by which AARDY
should be asserted in order to insert extended strobe wait states.
ns
ns
ns
ns
ns
8
t
d(ARDY-HOLD)
4E
ns
9
t
su(ARDY-HOLD)
2E
ns
(1)
(2)
(3)
E = AECLKOUT period in ns for EMIFA
To ensure data setup time, simply program the strobe width wide enough.
AARDY is internally synchronized. To use AARDY as an asynchronous input, the pulse width of the AARDY signal should be at least 2E
to ensure setup and hold time is met.
C64x+ Peripheral Information and Electrical Specifications
162
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