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參數(shù)資料
| 型號(hào)： | TMX320TCI6482ZTZ |
| 廠(chǎng)商： | Texas Instruments, Inc. |
| 元件分類(lèi)： | 數(shù)字信號(hào)處理 |
| 英文描述： | Communications Infrastructure Digital Signal Processor |
| 中文描述： | 通信基礎(chǔ)設(shè)施的數(shù)字信號(hào)處理器 |
| 文件頁(yè)數(shù)： | 196/255頁(yè) |
| 文件大?。?/td> | 1893K |
| 代理商： | TMX320TCI6482ZTZ |
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www.ti.com
Bit 0
Bit(n-1)
(n-2)
(n-3)
(n-4)
Bit 0
Bit(n-1)
(n-2)
(n-3)
(n-4)
5
4
3
7
6
2
1
CLKX
FSX
DX
DR
TMS320TCI6482
Communications Infrastructure Digital Signal Processor
SPRS246F–APRIL 2005–REVISED MAY 2007
Table 8-68. Timing Requirements for McBSP as SPI Master or Slave: CLKSTP = 11b, CLKXP = 1
(1)(2)
(see
Figure 8-57
)
-850
A-1000
-1000
NO.
UNIT
MASTER
MIN
12
4
SLAVE
MIN
2 – 18P
5 + 36P
MAX
MAX
4
5
t
su(DRV-CKXH)
t
h(CKXH-DRV)
P = 1/CPU clock frequency in ns. For example, when running parts at 1000 MHz, use P = 1 ns.
For all SPI Slave modes, CLKG is programmed as 1/6 of the CPU clock by setting CLKSM = CLKGDV = 1.
Setup time, DR valid before CLKX high
Hold time, DR valid after CLKX high
ns
ns
(1)
(2)
Table 8-69. Switching Characteristics Over Recommended Operating Conditions for McBSP as SPI
Master or Slave: CLKSTP = 11b, CLKXP = 1
(1)(2)
(see
Figure 8-57
)
-850
A-1000
-1000
NO.
PARAMETER
UNIT
MASTER
(3)
MIN
H – 2
T – 2
–2
SLAVE
MIN
MAX
H + 3
T + 1
MAX
1
2
3
t
h(CKXH-FXL)
t
d(FXL-CKXL)
t
d(CKXH-DXV)
Hold time, FSX low after CLKX high
(4)
Delay time, FSX low to CLKX low
(5)
Delay time, CLKX high to DX valid
Disable time, DX high impedance following
last data bit from CLKX high
Delay time, FSX low to DX valid
ns
ns
ns
4
18P + 2.8
30P + 17
6
t
dis(CKXH-DXHZ)
–2
4
18P + 3
30P + 17
ns
7
t
d(FXL-DXV)
L – 2
L + 4
12P + 2
24P + 17
ns
(1)
(2)
(3)
P = 1/CPU clock frequency in ns. For example, when running parts at 1000 MHz, use P = 1 ns.
For all SPI Slave modes, CLKG is programmed as 1/6 of the CPU clock by setting CLKSM = CLKGDV = 1.
S = Sample rate generator input clock = 6P if CLKSM = 1 (P = 1/CPU clock frequency)
S = Sample rate generator input clock = P_clks if CLKSM = 0 (P_clks = CLKS period)
T = CLKX period = (1 + CLKGDV) * S
H = CLKX high pulse width = (CLKGDV/2 + 1) * S if CLKGDV is even
H = (CLKGDV + 1)/2 * S if CLKGDV is odd
L = CLKX low pulse width = (CLKGDV/2) * S if CLKGDV is even
L = (CLKGDV + 1)/2 * S if CLKGDV is odd
FSRP = FSXP = 1. As a SPI Master, FSX is inverted to provide active-low slave-enable output. As a Slave, the active-low signal input
on FSX and FSR is inverted before being used internally.
CLKXM = FSXM = 1, CLKRM = FSRM = 0 for Master McBSP
CLKXM = CLKRM = FSXM = FSRM = 0 for Slave McBSP
FSX should be low before the rising edge of clock to enable Slave devices and then begin a SPI transfer at the rising edge of the Master
clock (CLKX).
(4)
(5)
Figure 8-57. McBSP Timing as SPI Master or Slave: CLKSTP = 11b, CLKXP = 1
196
C64x+ Peripheral Information and Electrical Specifications
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