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參數(shù)資料
| 型號： | TMX320TCI6482ZTZ |
| 廠商： | Texas Instruments, Inc. |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | Communications Infrastructure Digital Signal Processor |
| 中文描述： | 通信基礎(chǔ)設(shè)施的數(shù)字信號處理器 |
| 文件頁數(shù)： | 190/255頁 |
| 文件大?。?/td> | 1893K |
| 代理商： | TMX320TCI6482ZTZ |
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www.ti.com
8.13.2 McBSP Electrical Data/Timing
TMS320TCI6482
Communications Infrastructure Digital Signal Processor
SPRS246F–APRIL 2005–REVISED MAY 2007
8.13.2.1
Multichannel Buffered Serial Port (McBSP) Timing
Table 8-59. Timing Requirements for McBSP
(1)
(see
Figure 8-52
)
-850
A-1000
-1000
NO.
UNIT
MIN
MAX
2
3
t
c(CKRX)
t
w(CKRX)
Cycle time, CLKR/X
Pulse duration, CLKR/X high or CLKR/X low
CLKR/X ext
CLKR/X ext
CLKR int
CLKR ext
CLKR int
CLKR ext
CLKR int
CLKR ext
CLKR int
CLKR ext
CLKX int
CLKX ext
CLKX int
CLKX ext
6P or 10
(2)(3)
0.5t
c(CKRX)
– 1
(4)
ns
ns
9
5
t
su(FRH-CKRL)
Setup time, external FSR high before CLKR low
ns
1.3
6
3
8
6
t
h(CKRL-FRH)
Hold time, external FSR high after CLKR low
ns
7
t
su(DRV-CKRL)
Setup time, DR valid before CLKR low
ns
0.9
3
8
t
h(CKRL-DRV)
Hold time, DR valid after CLKR low
ns
3.1
9
10
t
su(FXH-CKXL)
Setup time, external FSX high before CLKX low
ns
1.3
6
3
11
t
h(CKXL-FXH)
Hold time, external FSX high after CLKX low
ns
(1)
CLKRP = CLKXP = FSRP = FSXP = 0. If polarity of any of the signals is inverted, then the timing references of that signal are also
inverted.
P = 1/CPU clock frequency in ns. For example, when running parts at 1000 MHz, use P = 1 ns.
Use whichever value is greater. Minimum CLKR/X cycle times
must
be met, even when CLKR/X is generated by an internal clock
source. The minimum CLKR/X cycle times are based on internal logic speed; the maximum usable speed may be lower due to EDMA
limitations and AC timing requirements.
This parameter applies to the maximum McBSP frequency. Operate serial clocks (CLKR/X) in the reasonable range of 40/60 duty cycle.
(2)
(3)
(4)
Table 8-60. Switching Characteristics Over Recommended Operating Conditions for McBSP
(1)(2)
(see
Figure 8-52
)
-850
A-1000
-1000
NO.
PARAMETER
UNIT
MIN
MAX
Delay time, CLKS high to CLKR/X high for internal CLKR/X
generated from CLKS input
(3)
Cycle time, CLKR/X
1
t
d(CKSH-CKRXH)
1.4
10
ns
2
t
c(CKRX)
CLKR/X int
6P or 10
(4)(5)(6)
ns
(1)
CLKRP = CLKXP = FSRP = FSXP = 0. If polarity of any of the signals is inverted, then the timing references of that signal are also
inverted.
Minimum delay times also represent minimum output hold times.
The CLKS signal is shared by both McBSP0 and McBSP1 on this device.
Minimum CLKR/X cycle times must be met, even when CLKR/X is generated by an internal clock source. Minimum CLKR/X cycle times
are based on internal logic speed; the maximum usable speed may be lower due to EDMA limitations and AC timing requirements.
P = 1/CPU clock frequency in ns. For example, when running parts at 1000 MHz, use P = 1 ns.
Use whichever value is greater.
(2)
(3)
(4)
(5)
(6)
C64x+ Peripheral Information and Electrical Specifications
190
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