參數(shù)資料
型號(hào)： TMX320TCI6482ZTZ
廠商： Texas Instruments, Inc.
元件分類： 數(shù)字信號(hào)處理
英文描述： Communications Infrastructure Digital Signal Processor
中文描述： 通信基礎(chǔ)設(shè)施的數(shù)字信號(hào)處理器
文件頁數(shù)： 84/255頁
文件大?。?/td> 1893K
代理商： TMX320TCI6482ZTZ
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www.ti.com
4K bytes
8K bytes
16K bytes
L1P memory
00E0 0000h
00E0 4000h
00E0 6000h
00E0 7000h
00E0 8000h
direct
mapped
cache
SRAM
1/2
dm
cache
3/4
SRAM
SRAM
7/8
All
SRAM
000
001
010
011
100
Block base
address
L1P mode bits
4K bytes
direct
mapped
cache
direct
mapped
cache
4K bytes
8K bytes
16K bytes
L1D memory
00F0 0000h
00F0 4000h
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00F0 7000h
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2-way
cache
SRAM
1/2
2-way
cache
3/4
SRAM
SRAM
7/8
All
SRAM
000
001
010
011
100
Block base
address
L1D mode bits
4K bytes
2-way
cache
2-way
cache
TMS320TCI6482
Communications Infrastructure Digital Signal Processor
SPRS246F–APRIL 2005–REVISED MAY 2007
Region 1 size is 32K bytes with no wait states.
L1D is a two-way set-associative cache while L1P is a direct-mapped cache.
The L1P and L1D cache can be reconfigured via software through the L1PMODE field of the L1P
Configuration Register (L1PMODE) and the L1DMODE field of the L1D Configuration Register (L1DCFG)
of the C64x+ Megamodule. After device reset, L1P and L1D cache are configured as all cache or all
SRAM. The on-chip Bootloader changes the reset configuration for L1P and L1D. For more information,
see the
TMS320TCI648x Bootloader User's Guide
(literature number
SPRUEC7
).
Figure 5-2
and
Figure 5-3
show the available SRAM/cache configurations for L1P and L1D, respectively.
Figure 5-2. TMS320TCI6482 L1P Memory Configurations
Figure 5-3. TMS320TCI6482 L1D Memory Configurations
C64x+ Megamodule
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PDF描述
TMX320TCI6482ZTZ8 Communications Infrastructure Digital Signal Processor
TMX320TCI6482ZTZA Communications Infrastructure Digital Signal Processor
TMX320TCI6482ZTZA8 Communications Infrastructure Digital Signal Processor
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