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參數(shù)資料
| 型號： | TMX320TCI6482ZTZ |
| 廠商： | Texas Instruments, Inc. |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | Communications Infrastructure Digital Signal Processor |
| 中文描述： | 通信基礎(chǔ)設(shè)施的數(shù)字信號處理器 |
| 文件頁數(shù)： | 199/255頁 |
| 文件大小： | 1893K |
| 代理商： | TMX320TCI6482ZTZ |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁當(dāng)前第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁
www.ti.com
TMS320TCI6482
Communications Infrastructure Digital Signal Processor
SPRS246F–APRIL 2005–REVISED MAY 2007
Table 8-70. EMAC/MDIO Multiplexed Pins (MII, RMII, and GMII Modes)
BALL NUMBER
DEVICE PIN NAME
MII
RMII
GMII
(MAC_SEL =
00b)
MRXD0
MRXD1
MRXD2
MRXD3
(MAC_SEL =
01b)
RMRXD0
RMRXD1
(MAC_SEL =
10b)
MRXD0
MRXD1
MRXD2
MRXD3
MRXD4
MRXD5
MRXD6
MRXD7
J2
H3
J1
J3
L1
L2
H2
M2
URDATA0/MRXD0/RMRXD0
URDATA1/MRXD1/RMRXD1
URDATA2/MRXD2
URDATA3/MRXD3
URDATA4/MRXD4
URDATA5/MRXD5
URDATA6/MRXD6
URDATA7/MRXD7
M1
L4
M4
K4
L3
L5
M3
N5
UXDATA0/MTXD0/RMTXD0
UXDATA1/MTXD1/RMTXD1
UXDATA2/MTXD2
UXDATA3/MTXD3
UXDATA4/MTXD4
UXDATA5/MTXD5
UXDATA6/MTXD6
UXDATA7/MTXD7
MTXD0
MTXD1
MTXD2
MTXD3
RMTXD0
RMTXD1
MTXD0
MTXD1
MTXD2
MTXD3
MTXD4
MTXD5
MTXD6
MTXD7
H4
H5
J5
J4
K3
URSOC/MRXER/RMRXER
URENB/MRXDV
UXENB/MTXEN/RMTXEN
URCLAV/MCRS/RMCRSDV
UXSOC/MCOL
MRXER
MRXDV
MTXEN
MCRS
MCOL
RMRXER
MRXER
MRXDV
MTXEN
MCRS
MCOL
RMTXEN
RMCRSDV
K5
H1
N4
UXCLAV/GMTCLK
URCLK/MRCLK
UXCLK/MTCLK/REFCLK
GMTCLK
MRCLK
MTCLK
MRCLK
MTCLK
RMREFCLK
N3
M5
UXADDR3/GMDIO
UXADDR4/GMDCLK
MDIO
MDCLK
MDIO
MDCLK
MDIO
MDCLK
Using the RMII Mode of the EMAC
The Ethernet Media Access Controller (EMAC) contains logic that allows it to communicate using the
Reduced Media Independent Interface (RMII) protocol. This logic must be taken out of reset before being
used. To use the RMII mode of the EMAC follow these steps:
1. Enable the EMAC/MDIO through the Device State Control Registers.
–
Unlock the PERCFG0 register by writing 0x0F0A 0B00 to the PERLOCK register.
–
Set bit 4 in the PERCFG0 register within 16 SYSCLK3 clock cycles to enable the EMAC/MDIO.
–
Poll the PERSTAT0 register to verify state change.
2. Initialize the EMAC/MDIO as needed.
3. Release the RMII logic from reset by clearing the RMII_RST bit of the EMAC Configuration Register
(see
Section 3.4.5
).
As described in the previous section, the RMII mode of the EMAC must be selected by setting
MACSEL[1:0] = 01b at device reset.
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C64x+ Peripheral Information and Electrical Specifications
199
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