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參數(shù)資料
| 型號(hào)： | TMX320TCI6482ZTZ |
| 廠商： | Texas Instruments, Inc. |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | Communications Infrastructure Digital Signal Processor |
| 中文描述： | 通信基礎(chǔ)設(shè)施的數(shù)字信號(hào)處理器 |
| 文件頁數(shù)： | 36/255頁 |
| 文件大?。?/td> | 1893K |
| 代理商： | TMX320TCI6482ZTZ |
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www.ti.com
TMS320TCI6482
Communications Infrastructure Digital Signal Processor
SPRS246F–APRIL 2005–REVISED MAY 2007
Table 2-3. Terminal Functions (continued)
SIGNAL
NAME
TYPE
(1)
IPD/IPU
(2)
DESCRIPTION
NO.
N5
M3
L5
L3
K4
M4
UXDATA7/MTXD7
UXDATA6/MTXD6
UXDATA5/MTXD5
UXDATA4/MTXD4
UXDATA3/MTXD3
UXDATA2/MTXD2
UXDATA1/MTXD1/
RMTXD1
UXDATA0/MTXD0/
RMTXD0
UTOPIA 8-bit transmit data bus (
I/O/Z
) [default] or EMAC MII 4-bit transmit data
bus (
I/O/Z
) [default] or EMAC GMII 8-bit transmit data bus or EMAC RMII 2-bit
transmit data bus (
I/O/Z
)
Using the Transmit Data Bus, the UTOPIA Slave (on the rising edge of the
UXCLK) transmits the 8-bit ATM cells to the Master ATM Controller.
O/Z
When the UTOPIA peripheral is disabled (UTOPIA_EN [AEA12 pin] = 0), these
pins function as EMAC pins and are controlled by the MACSEL[1:0] (AEA[10:9]
pins) to select the MII, RMII, GMII or RGMII EMAC interface. (For more details,
see
Section 3
,
Device Configuration
).
L4
M1
UTOPIA SLAVE (ATM CONTROLLER) - RECEIVE INTERFACE
Source clock for UTOPIA receive driven by Master ATM Controller.
I/O/Z
When the UTOPIA peripheral is disabled (UTOPIA_EN [AEA12 pin] = 0), this
pin is EMAC MII [default] or GMII receive clock. MACSEL[1:0] dependent.
Receive cell available status output signal from UTOPIA Slave.
0 indicates NO space is available to receive a cell from Master ATM Controller
1 indicates space is available to receive a cell from Master ATM Controller
I/O/Z
When the UTOPIA peripheral is disabled (UTOPIA_EN [AEA12 pin] = 0), this
pin is EMAC MII carrier sense [default] or RMII carrier sense/data valid or GMII
carrier sense. MACSEL[1:0] dependent. MACSEL[1:0] dependent.
UTOPIA receive interface enable input signal. Asserted by the Master ATM
Controller to indicate to the UTOPIA Slave to sample the Receive Data Bus
I/O/Z
(URDATA[7:0]) and URSOC signal in the next clock cycle or thereafter.
When the UTOPIA peripheral is disabled (UTOPIA_EN [AEA12 pin] = 0), this
pin is EMAC MII [default] or GMII receive data valid. MACSEL[1:0] dependent.
Receive Start-of-Cell signal. This signal is output by the Master ATM Controller
to indicate to the UTOPIA Slave that the first valid byte of the cell is available to
sample on the 8-bit Receive Data Bus (URDATA[7:0]).
I/O/Z
When the UTOPIA peripheral is disabled (UTOPIA_EN [AEA12 pin] = 0), this
pin is EMAC MII [default] or RMII or GMII receive error. MACSEL[1:0]
dependent.
UTOPIA receive address pins [URADDR[4:0] (
I
)]:
I
As UTOPIA receive address pins, UTOPIA_EN (AEA12 pin) = 1:
5-bit Slave receive address input pins driven by the Master ATM Controller
I
to identify and select one of the Slave devices (up to 31 possible) in the
ATM System.
I
When the UTOPIA peripheral is disabled [UTOPIA_EN (AEA12 pin) = 0],
these pins are PCI (if PCI_EN = 1) or GPIO (if PCI_EN = 0) pins
(GP[15:12, 2]).
I
As PCI peripheral pins:
PCI command/byte enable 0 (PCBE0) [I/O/Z]
PCI bus request (PREQ) [O/Z],
I
PCI interrupt A (PINTA) [O/Z],
PCI reset (PRST) [I], and
PCI bus grant (PGNT) [I/O/Z].
URCLK/MRCLK
H1
URCLAV/MCRS/
RMCRSDV
J4
URENB/MRXDV
H5
URSOC/MRXER/
RMRXER
H4
URADDR4/PCBE0/
GP[2]
URADDR3/PREQ/
GP[15]
URADDR2/PINTA
(1)
/
GP[14]
URADDR1/PRST/
GP[13]
P1
P2
P3
R5
URADDR0/PGNT/
GP[12]
R4
URDATA7/MRXD7
URDATA6/MRXD6
URDATA5/MRXD5
URDATA4/MRXD4
URDATA3/MRXD3
URDATA2/MRXD2
URDATA1/MRXD1/
RMRXD1
URDATA0/MRXD0/
RMRXD0
M2
H2
L2
L1
J3
J1
UTOPIA 8-bit Receive Data Bus (
I/O/Z
) [default] or EMAC receive data bus
[MII] [default] (
I/O/Z
) or [GMII] (
I/O/Z
) or [RMII] (
I/O/Z
)
Using the Receive Data Bus, the UTOPIA Slave (on the rising edge of the
URCLK) can receive the 8-bit ATM cell data from the Master ATM Controller.
I/O/Z
When the UTOPIA peripheral is disabled (UTOPIA_EN [AEA12 pin] = 0), these
pins function as EMAC pins and are controlled by the MACSEL[1:0] (AEA[10:9]
pins) to select the MII, RMII, GMII, or RGMII EMAC interface. (For more details,
see
Section 3
,
Device Configuration
).
H3
J2
(1)
These pins function as open-drain outputs when configured as PCI pins.
Device Overview
36
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| TMX320TCI6482ZTZ8 | Communications Infrastructure Digital Signal Processor |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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